嵌入式系統(tǒng)課程設(shè)計(jì)基于FPGA的出租車(chē)計(jì)費(fèi)器設(shè)計(jì)

1、湖南工程學(xué)院課 程 設(shè) 計(jì)課程名稱(chēng) 嵌入式系統(tǒng) 課題名稱(chēng) 基于cpld的出租車(chē)計(jì)費(fèi)器專(zhuān) 業(yè) 電子信息工程 班 級(jí) 電子信息 學(xué) 號(hào) 姓 名 指導(dǎo)教師 2015年12月20日湖南工程學(xué)院課 程 設(shè) 計(jì) 任 務(wù) 書(shū)課程名稱(chēng)： 嵌入式系統(tǒng) 題 目：基于cpld的出租車(chē)計(jì)費(fèi)器專(zhuān)業(yè)班級(jí)： 電子信息 學(xué)生姓名： 指導(dǎo)老師： 審 批： 任務(wù)書(shū)下達(dá)日期 2015 年12 月 1日設(shè) 計(jì) 完成日期 2015 年 12月 15日 設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求cpld為復(fù)雜可編程邏輯器件，通過(guò)eda技術(shù)對(duì)其進(jìn)行編程，可將一個(gè)較復(fù)雜的數(shù)字系統(tǒng)集成于一個(gè)芯片中，制成專(zhuān)用集成電路芯片，并可隨時(shí)在系統(tǒng)修改其邏輯功能。有關(guān)知識(shí)可參見(jiàn)相

2、關(guān)教材或參考書(shū)。一設(shè)計(jì)內(nèi)容（1） 實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程計(jì)費(fèi)，起步價(jià)為7.00元，并在車(chē)行3km后按2.20元/km計(jì)費(fèi)，當(dāng)計(jì)費(fèi)器達(dá)到或超過(guò)20元時(shí)，每公里加收50的車(chē)費(fèi)，車(chē)停止不計(jì)費(fèi)。（2） 現(xiàn)場(chǎng)模擬功能：能模擬汽車(chē)起動(dòng)、停止、暫停以及加速等狀態(tài)。（3） 按計(jì)動(dòng)態(tài)掃描電路，將車(chē)費(fèi)和路程顯示出來(lái)，各有兩位小數(shù)。二、設(shè)計(jì)要求：1、 設(shè)計(jì)思路清晰，給出整體設(shè)計(jì)框圖；2、 設(shè)計(jì)各單元電路，完成其功能仿真和編譯并生成低層模塊；3、 完成頂層設(shè)計(jì)并編譯通過(guò)；4、 完成設(shè)計(jì)下載并調(diào)試電路；5、 寫(xiě)出設(shè)計(jì)報(bào)告；主要設(shè)計(jì)條件1. 提供eda實(shí)驗(yàn)室；2. 提供el實(shí)驗(yàn)箱和cpld芯片;3. 提供設(shè)

3、計(jì)軟件說(shuō)明書(shū)格式1. 課程設(shè)計(jì)封面；2. 任務(wù)書(shū)；3. 說(shuō)明書(shū)目錄；4. 設(shè)計(jì)總體思路，基本原理和框圖（頂層電路圖）；5. 單元電路設(shè)計(jì)（各次級(jí)模塊電路圖）；6. 設(shè)計(jì)仿真；7. 編程下載；8. 總結(jié)與體會(huì)；9. 附錄；10. 參考文獻(xiàn)。 進(jìn)度安排星期一、二：下達(dá)設(shè)計(jì)任務(wù)書(shū)，介紹課題內(nèi)容與要求；查找資料，確定總體設(shè)計(jì)方案和單元電路設(shè)計(jì)；星期三第二周星期一：?jiǎn)卧娐吩O(shè)計(jì)與仿真，硬件下載；第二周星期二、三：硬件下載；第二星期四、五：書(shū)寫(xiě)設(shè)計(jì)報(bào)告，打印相關(guān)圖紙；答辯參考文獻(xiàn)1. 康華光主編.電子技術(shù)基礎(chǔ)（數(shù)字部分），高等教育出版社。2. 閻石主編. 電子技術(shù)基礎(chǔ)（數(shù)字部分），清華大學(xué)出版社。3. 陳

4、大欽主編，電子技術(shù)基礎(chǔ)實(shí)驗(yàn)，高等教育出版社。4. 彭介華主編，電子技術(shù)課程設(shè)計(jì)指導(dǎo)，高等教育出版社。5. 張 原編著，可編程邏輯器件設(shè)計(jì)及應(yīng)用，機(jī)械工業(yè)出版社。6.荀殿棟，徐志軍編著，數(shù)字電路設(shè)計(jì)實(shí)用手冊(cè)，電子工業(yè)出版社。7. 劉洪喜，陸穎編著. vhdl電路設(shè)計(jì)實(shí)用教程 清華大學(xué)出版社 目 錄摘要 1abstract1引言11.概述22.總體設(shè)計(jì)32.1設(shè)計(jì)要求32.2基本的原理方框圖32.3 開(kāi)發(fā)環(huán)境43.軟件設(shè)計(jì)43.1總體設(shè)計(jì)43.2 各模塊設(shè)計(jì)54.結(jié)果仿真114.1編譯114.2管腳配置114.3程序下載125.硬件電路126. 系統(tǒng)使用說(shuō)明13結(jié)束語(yǔ)14參考文獻(xiàn)14致謝15附錄1

5、7基于cpld的出租車(chē)計(jì)費(fèi)器摘 要：本文借助quartus9.0軟件，基于大規(guī)?？删幊踢壿嬈骷pga，利用verilog hdl語(yǔ)言，進(jìn)行出租車(chē)計(jì)費(fèi)器設(shè)計(jì)。該出租車(chē)計(jì)費(fèi)系統(tǒng)包括計(jì)數(shù)器分頻模塊、數(shù)碼管分頻模塊、計(jì)程模塊、計(jì)時(shí)模塊、計(jì)費(fèi)模塊、控制模塊、數(shù)碼管顯示模塊和頂層主控模塊共八大部分；分起步、里程、等待三個(gè)階段。該出租車(chē)計(jì)費(fèi)器能夠自行設(shè)定計(jì)費(fèi)標(biāo)準(zhǔn)，借助cyclone系列ep20c8q208c8n芯片的fpga開(kāi)發(fā)板，進(jìn)行功能仿真，并且利用外圍電路和開(kāi)發(fā)板的結(jié)合，能夠進(jìn)行相應(yīng)的硬件測(cè)試。測(cè)試結(jié)果由2片4個(gè)相連的7段共陽(yáng)極數(shù)碼管驅(qū)動(dòng)電路來(lái)顯示。關(guān)鍵詞：出租車(chē)計(jì)費(fèi)器；quartus9.0軟件；v

6、erilog hdl語(yǔ)言；fpga開(kāi)發(fā)板引言隨著出租車(chē)行業(yè)的發(fā)展，對(duì)出租車(chē)計(jì)費(fèi)器的要求也越來(lái)越高，用戶不僅要求計(jì)費(fèi)器性能穩(wěn)定、計(jì)費(fèi)準(zhǔn)確；同時(shí)還要求其具有計(jì)價(jià)標(biāo)準(zhǔn)的靈活設(shè)定、營(yíng)運(yùn)額統(tǒng)計(jì)、密碼設(shè)定等功能。目前，出租車(chē)行業(yè)面臨油價(jià)上漲和夏季空調(diào)費(fèi)調(diào)整的問(wèn)題，修改計(jì)價(jià)標(biāo)準(zhǔn)隨著油價(jià)的上漲勢(shì)在必行，所以出租車(chē)計(jì)費(fèi)器計(jì)價(jià)標(biāo)準(zhǔn)的靈活設(shè)定成為計(jì)費(fèi)器不可缺少的一部分。因此性能穩(wěn)定、便于檢定、維護(hù)及修改參數(shù)成為出租車(chē)記費(fèi)器的關(guān)鍵技術(shù)。出租車(chē)計(jì)價(jià)系統(tǒng)較多的是利用單片機(jī)進(jìn)行控制，但較易被私自改裝，且故障率相對(duì)較高，不易升級(jí)。而fpga具有高密度、可編程及有強(qiáng)大的軟件支持等特點(diǎn)，所以設(shè)計(jì)的產(chǎn)品具有功能強(qiáng)、可靠性高、易于修

7、改等特點(diǎn)1。隨著fpga（field programmable gate array) 等可編程器件的出現(xiàn)，解決了傳統(tǒng)電子設(shè)計(jì)不能完成的任務(wù)。利用fpga來(lái)實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)器，可行性很高，電路簡(jiǎn)單，大大減少外圍器件，可以用軟件完全仿真，靈活度高，而且編好的系統(tǒng)可以在不同的fpga芯片上通用。同時(shí)由于fpga 的功能完全取決于語(yǔ)言verilog hdl編寫(xiě)的程序，不拘泥于某種芯片的特殊指令2，更加提高了產(chǎn)品的更新?lián)Q代能力。fpga在電子設(shè)計(jì)領(lǐng)域中價(jià)格低廉，有良好的發(fā)展趨勢(shì)，它的出現(xiàn)必定會(huì)占領(lǐng)大部分?jǐn)?shù)字器件市場(chǎng)。本設(shè)計(jì)選用的fpga芯片，主要是altera公司的cyclone系列芯片ep20c8q2

8、08c8n。使用軟件 quartus9.0和超高速硬件描述語(yǔ)言verilog hdl，從而實(shí)現(xiàn)計(jì)價(jià)標(biāo)準(zhǔn)的靈活設(shè)定。使得該出租車(chē)計(jì)費(fèi)器的特點(diǎn)是計(jì)費(fèi)準(zhǔn)確、性能穩(wěn)定、分階段(起步、里程、等待)自動(dòng)計(jì)費(fèi)3。1.概述eda(electronic design automation)即電子設(shè)計(jì)自動(dòng)化，是電子設(shè)計(jì)技術(shù)的核心，它的系統(tǒng)級(jí)高層次電子設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，無(wú)須通過(guò)門(mén)級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述，擺脫了電路細(xì)節(jié)的束縛，大大縮短了產(chǎn)品的研制周期。同時(shí)，這種高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，而不涉及實(shí)現(xiàn)工藝，因此利用其綜合優(yōu)化工具使工藝轉(zhuǎn)化變得輕而易舉。fpga

9、是現(xiàn)場(chǎng)可編程門(mén)陣列的簡(jiǎn)稱(chēng)。起源于美國(guó)的xilinx公司，它結(jié)合了微電子技術(shù)、電路技術(shù)和eda技術(shù)，使設(shè)計(jì)者可以集中精力進(jìn)行所需邏輯功能的設(shè)計(jì)，縮短設(shè)計(jì)周期，提高設(shè)計(jì)質(zhì)量。fpga器件在結(jié)構(gòu)上，由邏輯功能塊排列為陣列,并由可編程的內(nèi)部連線連接這些功能塊來(lái)實(shí)現(xiàn)一定的邏輯功能。以xilinx公司的fpga器件為例，它的結(jié)構(gòu)可以分為三個(gè)部分：可編程邏輯塊clb(configurable logic blocks)、可編程i/o模塊iob(input/output block)和可編程內(nèi)部連線pi(programmable interconnect) 4。fpga的開(kāi)發(fā)系統(tǒng)包括軟件和硬件兩個(gè)部分。開(kāi)發(fā)系

10、統(tǒng)軟件指專(zhuān)用的編程語(yǔ)言和相應(yīng)的匯編程序或編譯程序。開(kāi)發(fā)系統(tǒng)硬件部分包括計(jì)算機(jī)和編程器。編程器是對(duì)fpga進(jìn)行寫(xiě)入和擦除的專(zhuān)用裝置,能夠供寫(xiě)入或擦除操作所需要的電源電壓和控制信號(hào)，并通過(guò)串行接口從計(jì)算機(jī)接收編程數(shù)據(jù),最終寫(xiě)進(jìn)fpga之中5?；趂pga的計(jì)費(fèi)器系統(tǒng)利用verilog hdl語(yǔ)言，采用模塊化程序設(shè)計(jì)3，自頂向下、由粗到細(xì)、逐步求精的方法，將基于fpga的計(jì)費(fèi)器系統(tǒng)的整體逐步分解各個(gè)模塊。它不需要專(zhuān)門(mén)的硬件，只通過(guò)軟件編程即可實(shí)現(xiàn)計(jì)費(fèi)器系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。verilog hdl語(yǔ)言類(lèi)似c語(yǔ)言，可讀性強(qiáng)、更易理解，這種語(yǔ)言幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，在編程的過(guò)

11、程中一般采用自頂向下的電路設(shè)計(jì)過(guò)程。本設(shè)計(jì)利用verilog hdl語(yǔ)言，在quartus9.0軟件中將出租車(chē)計(jì)費(fèi)器基本結(jié)構(gòu)分成8個(gè)模塊對(duì)其進(jìn)行程序匯編6。將各塊程序生成的.v文件組合在一起，生成數(shù)字鐘源代碼的.bdf 圖形文件，最后下載到cyclone系列芯片ep20c8q208c8n中，驗(yàn)證試驗(yàn)結(jié)果。在protel99se的開(kāi)發(fā)環(huán)境內(nèi)，利用三極管、電阻、數(shù)碼管、蜂鳴器等元器件設(shè)計(jì)該出租車(chē)計(jì)費(fèi)器的外圍電路，并進(jìn)行pcb布線。利用實(shí)驗(yàn)室現(xiàn)有的資源制作出相應(yīng)的電路板并完成硬件電路的設(shè)計(jì)，和軟件設(shè)計(jì)部分一起共同驗(yàn)證設(shè)計(jì)的最終結(jié)果。2.總體設(shè)計(jì)2.1設(shè)計(jì)要求行程3公里內(nèi)（包括3公里），且等待累計(jì)時(shí)間

12、2分鐘內(nèi)（包括2分鐘），起步費(fèi)為6.0元；3公里外（不包括3公里）以每公里1.0元，等待累計(jì)時(shí)間2分鐘外（不包括2分鐘）以每分鐘以1.0元計(jì)費(fèi)。能顯示行駛公里數(shù)、等待累計(jì)時(shí)間和最后的總費(fèi)用。本計(jì)費(fèi)器的顯示范圍為099元，計(jì)價(jià)分辨率為1元；計(jì)程器顯示范圍為099公里，分辨率為1公里；計(jì)時(shí)器的顯示范圍是分鐘的顯示范圍是099, 辨率為1分鐘。秒的顯示范圍是059。分辨率為1秒。2.2基本的原理方框圖等待信號(hào)行駛信號(hào)分頻模塊計(jì)費(fèi)模塊計(jì)時(shí)模塊計(jì)程模塊顯示輸出模塊主控制模塊計(jì)費(fèi)/復(fù)位時(shí)鐘信號(hào)圖1 基本原理方框圖該出租車(chē)計(jì)費(fèi)器的基本原理方框圖如圖1所示，由時(shí)鐘信號(hào)、等待信號(hào)、分頻模塊、行駛信號(hào)、計(jì)費(fèi)/復(fù)位

13、模塊、主控模塊、計(jì)時(shí)模塊、計(jì)費(fèi)模塊、計(jì)程模塊、顯示輸出模塊8部分組成。該計(jì)費(fèi)系統(tǒng)通過(guò)分頻模塊將50mhz的時(shí)鐘信號(hào)通過(guò)分頻器變成1hz的時(shí)鐘信號(hào)和1khz的顯示輸出信號(hào)。該出租車(chē)計(jì)費(fèi)的標(biāo)準(zhǔn)是起步價(jià)是6元，3公里之內(nèi)費(fèi)用不變，當(dāng)超過(guò)3公里時(shí)，每行駛1公里，費(fèi)用加收1元；在等待的過(guò)程中，2分鐘之內(nèi)，費(fèi)用不變，當(dāng)超過(guò)2分時(shí)，每經(jīng)過(guò)2分鐘，費(fèi)用加收1元。由start信號(hào)和reset信號(hào)共同來(lái)控制信號(hào)是等待信號(hào)還是行駛信號(hào)，當(dāng)start是高電平且reset同時(shí)為高電平時(shí)，此時(shí)行駛信號(hào)起作用，出租車(chē)計(jì)費(fèi)顯示模塊顯示相應(yīng)的費(fèi)用和行駛的里程；當(dāng)start是低電平且reset同時(shí)為高電平時(shí)，此時(shí)等待信號(hào)起作用，

14、出租車(chē)計(jì)費(fèi)顯示模塊顯示相應(yīng)的費(fèi)用和等待的時(shí)間。當(dāng)reset為低電平時(shí)，計(jì)費(fèi)系統(tǒng)復(fù)位。該計(jì)費(fèi)系統(tǒng)的顯示費(fèi)用是099元。2.3 開(kāi)發(fā)環(huán)境軟件環(huán)境：quartus9.0 軟件、protel99se軟件、verilog hdl語(yǔ)言。 硬件環(huán)境：fpga開(kāi)發(fā)板、ep20c8q208c8n芯片一片、4個(gè)相連的7段共陽(yáng)極數(shù)碼顯示管2片、按鍵開(kāi)關(guān)2個(gè)、單刀雙擲開(kāi)關(guān)2個(gè)、4.7k的電阻9個(gè)、100的電阻8個(gè)、pnp三極管8個(gè)、npn三極管1個(gè)7、蜂鳴器1個(gè)、導(dǎo)線若干、下載線一根等。3.軟件設(shè)計(jì)3.1總體設(shè)計(jì)利用verilog hdl硬件描述語(yǔ)言用自頂向下的設(shè)計(jì)方法編寫(xiě)程序，將出租車(chē)計(jì)費(fèi)器的模塊分為時(shí)鐘分頻模塊、

15、顯示分頻模塊、計(jì)時(shí)模塊、計(jì)費(fèi)模塊、計(jì)程模塊、數(shù)碼顯示模塊、控制模塊和主控模塊8部分，其中頂層模塊是主控模塊。主控模塊用來(lái)控制出租車(chē)計(jì)費(fèi)器的輸入輸出信號(hào)，即控制出租車(chē)計(jì)費(fèi)器是處于行駛狀態(tài)還是處于等待計(jì)時(shí)狀態(tài)。并且通過(guò)主控模塊中的start信號(hào)和reset信號(hào)來(lái)控制時(shí)鐘信號(hào)的狀態(tài)8。顯示模塊主要包括計(jì)時(shí)模塊、計(jì)費(fèi)模塊、計(jì)程模塊。從而并實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)器的顯示。通過(guò)quartus9.0軟件編程之后，將分別生成計(jì)數(shù)器的分頻模塊、數(shù)碼管的分頻模塊、計(jì)程模塊、計(jì)時(shí)模塊、計(jì)費(fèi)模塊、控制模塊、數(shù)碼管顯示模塊和主控模塊的代碼1，對(duì)應(yīng)的文本文件分別為div.v、div1.v、distancemokuai.v、tim

16、emokuai、feemokuai.v、control.v、scan_led.v、和zhukong.v。各模塊程序編譯成功之后可以生成的總的模塊圖如圖2所示。將程序下載到fpga 的開(kāi)發(fā)板上，系統(tǒng)分析論證后,各模塊分工協(xié)作，共同實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)這一功能。圖2總模塊圖3.2 各模塊設(shè)計(jì)3.2.1時(shí)鐘分頻模塊圖3時(shí)鐘分頻模塊計(jì)數(shù)器分頻模塊程序成功編譯之后生成的模塊圖如圖3所示，此模塊是用于時(shí)鐘信號(hào)的分頻。clk是50mhz的時(shí)鐘信號(hào)，通過(guò)程序9：if(!reset) begin clk=d0; count=32d0; end else if(count=32d25_000000)/判斷計(jì)時(shí)器記到了2

17、5000000嗎？ begin count=32d0;/計(jì)到25_000000計(jì)數(shù)器清零 clkclk;/輸出的時(shí)鐘取反 end else count=count+1d1;/ 沒(méi)計(jì)到25000000計(jì)數(shù)器加一 end將時(shí)鐘信號(hào)變成1hz的信號(hào)，從而降低了時(shí)鐘信號(hào)的周期，滿足了本實(shí)驗(yàn)的要求。它的詳細(xì)代碼見(jiàn)附錄。圖4時(shí)鐘仿真模塊仿真波形時(shí)鐘分頻模塊的仿真結(jié)果如圖4所示，從波形可以看出當(dāng)reset為低電平的時(shí)候clk為零，當(dāng)為高電平的時(shí)候clk的高電平占了clk_50m的5個(gè)周期，低電平也占了clk_50m的5個(gè)周期。3.2.2數(shù)碼管分頻模塊圖5數(shù)碼管分頻模塊顯示分頻模塊程序成功編譯之后生成的模塊圖

18、如圖5所示，此模塊是用于顯示信號(hào)的分頻。其中clk是50mhz的時(shí)鐘信號(hào)8，通過(guò)程序if(!reset) begin clk1=d0; count=32d0;endelse if(count=32d25_000)/ 判斷計(jì)時(shí)器記到了25_000嗎？ begin count=32d0;/計(jì)到25_000計(jì)數(shù)器清零 clk1=clk1;/將時(shí)鐘信號(hào)變成1khz的信號(hào)10，從而滿足實(shí)驗(yàn)的要求。3.2.3計(jì)程模塊圖6計(jì)程模塊此模塊的功能是計(jì)算出租車(chē)行駛的路程。在出租車(chē)啟動(dòng)并行駛的過(guò)程中(即復(fù)位/啟動(dòng)信號(hào)reset為1，行駛/停止信號(hào)start為1)，當(dāng)時(shí)鐘clk是上升沿的時(shí)候，系統(tǒng)即對(duì)路程計(jì)數(shù)器dis

19、tance的里程計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，當(dāng)路程超過(guò)三公里時(shí)，系統(tǒng)將輸出標(biāo)志正脈沖distance_enable。計(jì)程模塊的方框圖如圖6所示。圖7計(jì)程模塊仿真波形仿真的波形圖如圖7所示。由圖可以看出， reset為1時(shí)，且start為1時(shí)，計(jì)費(fèi)模塊開(kāi)始計(jì)數(shù)。其中distancehigh代表高4位，distancelow代表低4位，當(dāng)distancelow計(jì)數(shù)記到3時(shí)，distance_enabe開(kāi)始變成高電平。且當(dāng)distancelow記到9時(shí)，distancehigh開(kāi)始由0變成1。3.2.4計(jì)時(shí)模塊圖8計(jì)時(shí)模塊此模塊的功能是計(jì)算出租車(chē)在暫停的過(guò)程中等待的時(shí)間。在出租車(chē)在等待過(guò)程中(即復(fù)位/啟動(dòng)信號(hào)

20、reset為1，行駛/停止信號(hào)start為0)，在時(shí)鐘信號(hào)1hz的上升沿到來(lái)的時(shí)候，系統(tǒng)即對(duì)時(shí)間計(jì)數(shù)器time進(jìn)行計(jì)數(shù)11，當(dāng)時(shí)間超過(guò)2分鐘（不包括2分鐘）時(shí)，系統(tǒng)將輸出正脈沖信號(hào)time_enable。計(jì)時(shí)模塊的方框圖如圖所示。圖9計(jì)時(shí)模塊仿真波形仿真的波形圖如上圖圖9所示。從波形圖可以看出，在clk的控制下,當(dāng)復(fù)位/啟動(dòng)信號(hào)reset為1，行駛/停止信號(hào)start為0的時(shí)候計(jì)數(shù)，此時(shí)time_enable為低電平。3.2.5計(jì)費(fèi)模塊圖10計(jì)費(fèi)模塊此模塊的功能是計(jì)算出租車(chē)的費(fèi)用，根據(jù)行駛路程和等待時(shí)間計(jì)算費(fèi)用。當(dāng)出租車(chē)停車(chē)時(shí)，時(shí)鐘select_clk用于將費(fèi)用計(jì)數(shù)器復(fù)位為起步價(jià)6.0元；當(dāng)車(chē)

21、處于行駛狀態(tài)且滿3公里時(shí)，select_clk信號(hào)選擇distans_enable，此后路程每滿1公里，費(fèi)用計(jì)數(shù)器加1元；當(dāng)出租車(chē)處于停止等待狀態(tài)且時(shí)鐘滿2分鐘，select_clk信號(hào)選擇time_enable信號(hào)，時(shí)間每滿1分鐘，費(fèi)用計(jì)數(shù)器加1元。計(jì)費(fèi)模塊的方框圖如圖10所示。圖11計(jì)費(fèi)模塊仿真波形仿真的波形圖如圖11所示。由圖可以看出，剛開(kāi)始費(fèi)用顯示的是6元當(dāng)復(fù)位/啟動(dòng)信號(hào)reset為1時(shí)，計(jì)費(fèi)模塊開(kāi)始計(jì)費(fèi)。其中select_clk用于選擇是處于計(jì)時(shí)狀態(tài)還是處于計(jì)程狀態(tài)。因此當(dāng)select_clk為高電平時(shí)計(jì)費(fèi)；當(dāng)select_clk為低電平時(shí)，停止計(jì)費(fèi)。在整個(gè)計(jì)費(fèi)過(guò)程中，clk為上升沿

22、時(shí)，開(kāi)始工作。3.2.6控制模塊圖12控制模塊此模塊功能是用于為計(jì)費(fèi)和計(jì)時(shí)模塊提供時(shí)鐘信號(hào)，當(dāng)start為0，time_able作用；當(dāng)start為1時(shí)，distance_able作用。控制模塊的方框圖如圖12所示。圖13控制模塊仿真波形仿真的波形圖如圖13所示。由圖可以看出，在start為高電平的前提下，當(dāng)distance_enable為高電平時(shí)，輸出信號(hào)select_clk為計(jì)程信號(hào)，當(dāng)time_enable為高電平時(shí)，輸出信號(hào)select_clk為計(jì)時(shí)信號(hào)，我們由圖中可以看出此時(shí)的仿真還是存在一定的誤差的。3.2.7數(shù)碼管顯示模塊圖14數(shù)碼管顯示模塊此模塊的功能是顯示計(jì)程、計(jì)時(shí)、計(jì)費(fèi)的結(jié)

23、果。其中數(shù)碼管顯示分為靜態(tài)顯示和動(dòng)態(tài)顯示。在fpga開(kāi)發(fā)板上仿真時(shí)采用的是動(dòng)態(tài)顯示，在硬件電路中采用的是動(dòng)態(tài)顯示。當(dāng)時(shí)鐘信號(hào)時(shí)高電平時(shí)，reset是1時(shí)，該模塊將計(jì)程、計(jì)時(shí)、計(jì)費(fèi)的結(jié)果顯示出來(lái)。數(shù)碼管顯示模塊的方框圖如圖14所示。3.2.8主控模塊圖15主控模塊此模塊是本次設(shè)計(jì)的頂層模塊，將各分模塊用是圖形方法連接起來(lái)，便可實(shí)現(xiàn)系統(tǒng)電路的功能。主控模塊的方框圖如圖15所示。4.結(jié)果仿真quartus9.0開(kāi)發(fā)系統(tǒng)是altera 公司自行設(shè)計(jì)的一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境。它具有原理圖輸入和文本輸入兩種輸入方式，利用該軟件所配的編譯、仿真、綜合、芯片編程功能，能將設(shè)計(jì)電路圖或電路

24、描述程序變成基本的邏輯單元寫(xiě)入到可編程邏輯的芯片fpga中。quartus9.0軟件是用verilog hdl語(yǔ)言來(lái)編寫(xiě)模塊的必備工具。設(shè)計(jì)中主要用altera 公司fpga來(lái)實(shí)現(xiàn)顯示，quartus9.0軟件支持altera公司不同結(jié)構(gòu)的可編程邏輯器件，能滿足用戶各種各樣的設(shè)計(jì)需要。4.1編譯在quartus9.0軟件菜單“processing”中選擇“start compilation”即可開(kāi)始12，編譯成功后可以進(jìn)行波形仿真。若出現(xiàn)錯(cuò)誤，應(yīng)回到源程序查找原因，直到編譯通過(guò)。4.2管腳配置在quartus9.0環(huán)境下，先選擇器件。在“assignments”菜單下打開(kāi)“device”窗口，

25、在“device family”對(duì)話框中，選擇cyclone，并選擇“available devices”中的ep20c8q208c8n，然后在菜單“assignments”下打開(kāi)“pins”開(kāi)始引腳分配，根據(jù)芯片管腳具體分配情況，對(duì)輸入輸出信號(hào)進(jìn)行管腳配置。完成管腳配置后13，需重新編譯使之生效。其具體管腳配置情況如表1示。表1管腳配置信號(hào)名管腳號(hào)信號(hào)名管腳號(hào)信號(hào)名管腳號(hào)信號(hào)名管腳號(hào)clk_50m12dig391set076set583dig797dig289set177set684dig696dig187set278set785dig595dig086set381start71dig492

26、reset75set4824.3程序下載上述通過(guò)上。本開(kāi)發(fā)板用到的是altera公司的cyclone系列ep20c8q208c8n芯片，如圖16所示。具體方法如下： (1)將下載電纜一端插入開(kāi)發(fā)板上的usb-blaster，另外一端插入到電腦中14，然編譯后利用一根導(dǎo)線，開(kāi)始將程序下載到因侖實(shí)驗(yàn)室的fpga開(kāi)發(fā)板后打開(kāi)開(kāi)發(fā)板的電源。 (2) 從“tools”菜單下選擇“programmer”,在彈出的菜單中選擇“hardware setup”對(duì)話框，在“hardware type”下拉框中選擇“usb-blaster”，即可將程序下載到fpga的開(kāi)發(fā)板上。在fpga開(kāi)發(fā)板上進(jìn)行系統(tǒng)仿真，并用開(kāi)

27、發(fā)板上的撥碼開(kāi)關(guān)k1、k2代替reset信號(hào)和start信號(hào)。結(jié)果由開(kāi)發(fā)板上的2個(gè)數(shù)碼管進(jìn)行動(dòng)態(tài)顯示。圖16 fpga開(kāi)發(fā)板5.硬件電路下面由硬件電路系統(tǒng)對(duì)本次設(shè)計(jì)進(jìn)行驗(yàn)證。硬件電路即本設(shè)計(jì)的外圍擴(kuò)展電路，是本設(shè)計(jì)的重要環(huán)節(jié)，和軟件設(shè)計(jì)部分一起共同完成設(shè)計(jì)的最終目標(biāo)。在硬件電路設(shè)計(jì)的過(guò)程中需要用到fpga開(kāi)發(fā)板、ep20c8q208c8n芯片1片、4個(gè)相連的7段共陽(yáng)極數(shù)碼管2片、按鍵開(kāi)關(guān)2個(gè)、單刀雙擲開(kāi)關(guān)2個(gè)、4.7k的電阻9個(gè)、100的電阻8個(gè)、pnp三極管8個(gè)、npn三極管1個(gè)、蜂鳴器1個(gè)、導(dǎo)線若干，在protel99se的環(huán)境下所畫(huà)的電路原理圖如圖16所示。圖17 protel99se中

28、的電路原理圖在該圖中，ep20c8q208c8n芯片用插排器件con代替；通過(guò)2個(gè)四個(gè)相連的7段共陽(yáng)極數(shù)碼管顯示輸出結(jié)果，其中數(shù)碼管顯示采用的是動(dòng)態(tài)顯示；圖中共有4個(gè)開(kāi)關(guān)，其中兩個(gè)為單刀雙擲開(kāi)關(guān)，兩個(gè)為按鍵開(kāi)關(guān)，這四個(gè)開(kāi)關(guān)所起的作用相同，都是用來(lái)控制start信號(hào)和reset信號(hào)，并通過(guò)黃色和綠色兩個(gè)發(fā)光二極管發(fā)光來(lái)顯示兩個(gè)信號(hào)處于正常工作狀態(tài)；外圍電路還設(shè)計(jì)了一個(gè)蜂鳴器。6. 系統(tǒng)使用說(shuō)明開(kāi)發(fā)板提供的時(shí)鐘信號(hào)是50mhz，通過(guò)計(jì)數(shù)器分頻將時(shí)鐘信號(hào)變成1hz,然后提供給計(jì)程模塊和計(jì)時(shí)模塊；通過(guò)顯示分頻模塊將時(shí)鐘信號(hào)變成1khz的信號(hào)，然后提供給數(shù)碼管顯示模塊。通過(guò)reset信號(hào)和start信號(hào)

29、來(lái)控制計(jì)時(shí)和計(jì)費(fèi)狀態(tài)。當(dāng)reset為低電平時(shí)，計(jì)費(fèi)系統(tǒng)恢復(fù)為起步價(jià)六元。當(dāng)reset信號(hào)和start信號(hào)同時(shí)為高電平時(shí)，系統(tǒng)處于計(jì)程狀態(tài)，在3公里之內(nèi)（包括3 公里），費(fèi)用是6元不變，當(dāng)超過(guò)3公里時(shí)，每行駛一公里，費(fèi)用加收一元。行駛的里程顯示范圍是099,費(fèi)用顯示范圍是099元。當(dāng)reset信號(hào)為高電平同時(shí)start信號(hào)為低電平時(shí)，系統(tǒng)處于等待計(jì)時(shí)狀態(tài)，在計(jì)時(shí)時(shí)間2分鐘之內(nèi)（包括2分鐘），費(fèi)用不變，當(dāng)超過(guò)2分鐘時(shí)，每隔2分鐘，費(fèi)用加收一元。出租車(chē)計(jì)費(fèi)器的結(jié)果通過(guò)8個(gè)數(shù)碼管來(lái)動(dòng)態(tài)顯示。結(jié)束語(yǔ)fpga芯片的成本越來(lái)越低，未來(lái)基于fpga平臺(tái)的出租車(chē)計(jì)費(fèi)器會(huì)有更低的成本、更小的體積、更安全、更精確、

30、多功能15。本文基于fpga的出租車(chē)計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各模塊的設(shè)計(jì)。使用fpga芯片、verilog hdl硬件描述語(yǔ)言、quartus9.0軟件和一些外圍電路，實(shí)現(xiàn)了軟件和硬件的設(shè)計(jì)制作。本文介紹的出租車(chē)計(jì)費(fèi)器能夠?qū)崿F(xiàn)最基本的計(jì)時(shí)、計(jì)程、計(jì)費(fèi)功能。通過(guò)將程序下載到fpga的開(kāi)發(fā)板上，可以驗(yàn)證所得的結(jié)果與預(yù)期的結(jié)果基本一致，并通過(guò)設(shè)計(jì)硬件外圍電路，更形象的仿真了出租車(chē)計(jì)費(fèi)系統(tǒng)。如果將該設(shè)計(jì)再結(jié)合到實(shí)際應(yīng)用中，那么，只需改變?cè)O(shè)計(jì)中計(jì)費(fèi)要求，就可以應(yīng)用到出租車(chē)上。另外，如果再任意輸入該出租車(chē)計(jì)價(jià)器的計(jì)費(fèi)標(biāo)準(zhǔn)，那么，它的適用范圍可能就更廣泛了。但是由于本人知識(shí)水平有限，只是實(shí)現(xiàn)了出租車(chē)

31、計(jì)費(fèi)系統(tǒng)最基本的計(jì)時(shí)、計(jì)程、計(jì)費(fèi)功能，而且本次設(shè)計(jì)能夠計(jì)算的里程和費(fèi)用范圍都是099，范圍比較小。在實(shí)際的出租車(chē)計(jì)費(fèi)系統(tǒng)中還牽涉到不同的出租車(chē)的車(chē)輪并不完全相同，因此存在計(jì)程設(shè)定問(wèn)題，密碼設(shè)定、超速報(bào)警、按鍵抖動(dòng)等問(wèn)題都需要考慮。可以說(shuō)本設(shè)計(jì)只是完成了一個(gè)具備最基本功能的出租車(chē)計(jì)費(fèi)器設(shè)計(jì)。但從某種角度來(lái)看，這種方法由于不涉及具體電路問(wèn)題，設(shè)計(jì)簡(jiǎn)單易懂，只用軟件仿真就可驗(yàn)證其功能，可以為其他電子產(chǎn)品設(shè)計(jì)提供借鑒作用。參考文獻(xiàn)：1 張慧基于fpga的出租車(chē)計(jì)費(fèi)系統(tǒng)設(shè)計(jì)山西電子技術(shù)j，2011(3)：64-662 廖艷秋基于fpga的出租車(chē)計(jì)費(fèi)器設(shè)計(jì)d 成都：電子科技大學(xué)碩士學(xué)位論文，2008： 42-453 曹公正，陳娟，張寶利，陳乾輝fpga在出租車(chē)計(jì)費(fèi)器上的研究與設(shè)計(jì)j長(zhǎng)春工業(yè)大學(xué)學(xué)報(bào)，2007(28)：267-2704 侯寶強(qiáng)，劉和平fpga和cpld器件的特點(diǎn)與應(yīng)用電子與自動(dòng)化j，2000(2)：8-115 井海明，劉玉紅，劉永軍fpga技術(shù)及其與其他技術(shù)的綜合應(yīng)用j儀表技術(shù)，2004(2)：42-456 吳冬梅，吳延梅，鄧玉玖基于cpld/fp