格力電器筆試題

1、格力電器招聘流程 簡(jiǎn)歷篩選筆試第一面第二面第三面錄取 綜合測(cè)試卷 +電子類專業(yè)題綜合測(cè)試卷，先是 88 道性格測(cè)試，然后是幾個(gè)題1. 談?wù)勛罱P(guān)注的熱點(diǎn)，和自己的看法，至少 5 個(gè)2.3 個(gè)優(yōu)點(diǎn)， 3 個(gè)缺點(diǎn)，舉例3. 手上筆的作用，越多越好4. 理科是撰寫人力資源部的通知5. 畫一幅畫描述自己求職中的心情，簡(jiǎn)單文字說明6. 是否愿意接受一個(gè)半月的基層鍛煉安排，說出自己的看法， 200 字以上情況調(diào)查，求職意向，是否接受調(diào)劑，班級(jí)排名，目前有無掛科，是否獨(dú)子，父母職業(yè)等 電子類專業(yè)題主要是電力電子 +硬件電路知識(shí)題型分布是： 選擇 15 題+填空 5 題+綜合題 10題，綜合題 70 分填空題

2、1.220V 交流到 -36V 直流穩(wěn)定輸出需要哪四個(gè)步驟（變壓 整流 濾波 穩(wěn)壓）2. 單片機(jī)最小系統(tǒng)三個(gè)組成部分（復(fù)位電路，時(shí)鐘電路，電源電路）3. 三極管三個(gè)區(qū) （發(fā)射區(qū)，集電區(qū)，基區(qū)）4. 鎖相環(huán)三部分 （鑒幅器、環(huán)路濾波器、壓控振蕩器）5. 晶閘管導(dǎo)通的兩個(gè)條件對(duì)中小型當(dāng)晶閘管的陽極為正電壓，陰極為負(fù)電壓，同時(shí)控制極有高于陰極一定的電壓， 管子約 1-4 伏)時(shí)晶閘管會(huì)導(dǎo)通。 (晶閘管導(dǎo)通后，控制極就不起作用，要讓晶閘管截止， 可以把陽極電壓降低到等于陰極電壓或比陰極電壓更負(fù) ；也可以把流過晶閘管的電流減到小 于該管的維持電流 In 。)綜合題1. dsp編程，定義一個(gè)16位無符號(hào)變

3、量flag，用C語言編程，給bit3置位和清零2. 標(biāo)準(zhǔn) MAX宏 #define MAX(A, B)(A)(B)?(A):(B)3. 隊(duì)列和棧的區(qū)別棧必須按 后進(jìn)先出 的規(guī)則進(jìn)行操作，而隊(duì)列一般是按 先進(jìn)先出 的規(guī)則進(jìn)行操作4. static的作用，至少 2 個(gè)申請(qǐng)靜態(tài)變量用的， 用該標(biāo)識(shí)符申請(qǐng)的變量初始值只被賦值一次， 而且在程序結(jié)束前， 變量 都不被釋放。如： for(int i=0;i10;i+)static int a=0;a+;做完循環(huán) a 的值為 10；5. TI2000 系列常用外設(shè)，至少 4 個(gè)6. 計(jì)算，T1PR的初始設(shè)定7. 什么是冒險(xiǎn)競(jìng)爭(zhēng)現(xiàn)象，如何消除門電路的兩個(gè)輸入同

4、時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換 (即一個(gè)從 0 變?yōu)?1，另一個(gè)從一變?yōu)?0)，稱 為競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而在輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險(xiǎn)。信號(hào)在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)， 同時(shí)還受器件的制造工藝、 工作電壓、 溫度等條件的影響。 信號(hào)的高低電平轉(zhuǎn)換也需要一定 的過渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間,組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為”毛刺”。如果一個(gè)組合邏輯電路中有”毛刺”出現(xiàn)，就說明該電路存在”冒險(xiǎn)”。用D觸發(fā)器，格雷碼計(jì)數(shù)器，同

5、步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。8什么是“線與”，硬件實(shí)現(xiàn)的話，需要滿足什么要求將幾個(gè)0C門結(jié)構(gòu)與非門輸出并聯(lián)，當(dāng)每個(gè)0C門輸出為高電平時(shí)，總輸出才為高，這種連接 方式稱為線與。9.常見電平標(biāo)準(zhǔn)，TTL電平和CMOS!平的接口能否直接連接，為什么TTL,cmos，不能直連LVDS:LVDS ( Low Voltage Differential Signal)即低電壓差分信號(hào)，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。ECL： ( EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出 接口電路CML: CML電平是

6、所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的，減少 了外圍器件，適合于更高頻段工作。10.畫buck,boost,buck-boost拓?fù)浜屯茖?dǎo)輸出輸入電壓關(guān)系，15分競(jìng)爭(zhēng)與冒險(xiǎn)：門電路的兩個(gè)輸入同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換(即一個(gè)從0變?yōu)?，另個(gè)從一變?yōu)?),稱為競(jìng)爭(zhēng)；由于競(jìng)爭(zhēng)而在輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險(xiǎn)。信號(hào)在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)， 同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。 信號(hào)的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí),在信號(hào)變化的瞬間，組合

7、邏輯的輸出有先后順序，并不是同時(shí)變化，往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為 ”毛刺。如果一個(gè)組合邏輯電路中有 ”毛刺”出現(xiàn)，就說明該 電路存在冒險(xiǎn)。用D觸發(fā)器，格雷碼計(jì)數(shù)器，同步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。什么是線與邏輯在一個(gè)結(jié)點(diǎn)（線）上，連接一個(gè)上拉電阻到電源VCC或VDD和n個(gè)NPN或NMOS晶體管的集電極 C或漏極D,這些晶體管的發(fā)射極 E或源極S都接到地線上, 只要有一個(gè)晶體管飽和，這個(gè)結(jié)點(diǎn)（線）就被拉到地線電平上因?yàn)檫@些晶體管的基極注入電 流（NPN）或柵極加上高電平（NMOS）,晶體管就會(huì)飽和,所以這些基極或柵極對(duì)這個(gè)結(jié)點(diǎn)（線）的關(guān)系是或非 NOR邏輯.如果這個(gè)結(jié)點(diǎn)后面加一個(gè)反相器 ，就是或OR邏輯.如果 用下拉電阻和 PNP或PMOS管就可以構(gòu)成與非 NAND邏輯，或用負(fù)邏輯關(guān)系轉(zhuǎn)換與/ 或邏輯這些晶體管常常是一些邏輯電路的集電極開路OC或源極開路 OD輸出端.這種邏輯通常稱為線與/線或邏輯，當(dāng)你看到一些芯片的 OC或OD輸出端