數(shù)字邏輯電路課程設(shè)計

1、2006-2007第二學(xué)期數(shù)字邏輯電路課程設(shè)計（6.206.26）一、課程目的要求：數(shù)字邏輯電路課程設(shè)計是計算機(jī)科學(xué)與技術(shù)專業(yè)的基礎(chǔ)實驗課程，屬于專業(yè)基礎(chǔ)課，為期一周，作為數(shù)字邏輯電路理論課程的后續(xù)課程，是理論教學(xué)的深化和補(bǔ)充，同時又具有較強(qiáng)的實踐性，通過本課程設(shè)計教學(xué)所要達(dá)到的目的是：培養(yǎng)學(xué)生理論聯(lián)系實際的設(shè)計思想，訓(xùn)練學(xué)生綜合運(yùn)用數(shù)字電路課程的理論知識的能力，訓(xùn)練學(xué)生應(yīng)用eda工具ewb（mulitsim）、xilinx ise8.1.3進(jìn)行實際數(shù)字系統(tǒng)設(shè)計與驗證工作的能力，同時訓(xùn)練學(xué)生進(jìn)行芯片編程和硬件試驗的能力。二、課程主要內(nèi)容：本課程設(shè)計的主要內(nèi)容是：由學(xué)生采用ewb、ise8.1等

2、工具獨立應(yīng)該完成一個及一個以上設(shè)計題目的設(shè)計、仿真與測試。設(shè)計出一些簡單的綜合型系統(tǒng)， 同時在條件許可的情況下，可開設(shè)部分研究型設(shè)計題目，其目的是利用先進(jìn)的eda軟件開發(fā)環(huán)境進(jìn)行電路仿真，結(jié)合具體的題目，采用軟、硬件結(jié)合的方式，進(jìn)行復(fù)雜的數(shù)字電子系統(tǒng)設(shè)計。課題1、十進(jìn)制算術(shù)運(yùn)算器（簡單alu）兩位十進(jìn)制數(shù)加法、兩位十進(jìn)制數(shù)加法、二位十進(jìn)制乘法。減法:整體無進(jìn)位(因為減法是變?yōu)檠a(bǔ)碼的加法)的結(jié)果是負(fù)數(shù)位間無進(jìn)位的要進(jìn)行減6(實際為加上6的補(bǔ)碼)修正. （要有控制端）課題2、交通控制器 兩個方向三色燈（紅綠黃），行人路燈。定時轉(zhuǎn)換，設(shè)置時間、強(qiáng)制轉(zhuǎn)換1東西方向為主干道，南北方向為副干道； 2主干道

3、通行40秒后，若副干道無車，仍主干道通行，否則轉(zhuǎn)換； 3換向時要有4秒的黃燈期； 4南北通行時間為20秒，到時間則轉(zhuǎn)換，若未到時，但是南北方向已經(jīng)無車，也要轉(zhuǎn)換。 5附加：用數(shù)碼管顯示計時。課題3、數(shù)字頻率計 針對序列窄脈沖的頻率(周期)的檢測（ttl標(biāo)準(zhǔn)） 3位十進(jìn)制數(shù)頻率計,測量范圍1mhz。顯示 溢出 量程課題4、智力競賽搶答電路可有六個競賽小組進(jìn)行搶答，用led顯示搶答的組號，搶答成功后的倒計時，聲音和清零。課題5、密碼鎖的設(shè)計與實現(xiàn) 包括密碼設(shè)置、輸入、檢驗、開鎖、關(guān)鎖、報警、顯示。課題6、多進(jìn)制轉(zhuǎn)換（十、八、十六） 幾種常用進(jìn)制之間的轉(zhuǎn)換，并要求用led輸出。課題7、洗衣機(jī)等家電設(shè)

4、備的智能化控制 定時、設(shè)備編碼、控制、狀態(tài)顯示。課題8、出租車?yán)锍逃媰r表 能實現(xiàn)計費(fèi)功能。計費(fèi)標(biāo)準(zhǔn)自定（并能夠預(yù)置）同時能夠led顯示。課題9、序列信號檢測器 當(dāng)連續(xù)的脈沖序列與預(yù)先設(shè)定的碼一致時，顯示某種標(biāo)志。課題11、數(shù)字鐘的設(shè)計 6個led顯示，校時、校分，設(shè)置鬧鐘等。課題12、電子秒表計時精度0.01秒、6位led顯示、計數(shù)器最多1小時、設(shè)置復(fù)位與啟動停止開關(guān)。課題13、自動售貨機(jī)控制系統(tǒng)的設(shè)計設(shè)計一個自動售貨機(jī)，它能夠?qū)ω浳镄畔⒌拇嫒?、硬幣處理、余額計算和顯示等功能。課題14、電梯控制器的設(shè)計 設(shè)計一個6層樓的電梯控制器，考慮采用某種優(yōu)先策略。課題15、其他（自選課題）三、教學(xué)方式：

5、1、設(shè)計課題學(xué)生自行選擇，4個人一組。2、課題無標(biāo)準(zhǔn)答案，望大家開動腦筋，發(fā)揮自己的主觀能動性，不局限于題目的要求，考核成績根據(jù)實做情況定成績。3、采用ewb軟件作為電路仿真工具，輸入方式與顯示結(jié)果均使用ewb中的部件實現(xiàn)。4、對設(shè)計完成較好的同學(xué)，可考慮采用cpld軟件來實現(xiàn)設(shè)計。四、主要教學(xué)參考書：電子技術(shù)基礎(chǔ)實驗與課程設(shè)計 高吉祥主編 電子工業(yè)出版社 2002數(shù)字電路與邏輯設(shè)計（第3版），王疏銀編，高教出版社 2001數(shù)字電子技術(shù)基礎(chǔ)第四版，閻石編，高教出版社 2000電子技術(shù)基礎(chǔ)數(shù)字部分第4版 ，康華光編，高教出版社 2000cpld技術(shù)及其應(yīng)用，宋萬杰編，西安電子科技大學(xué)出版社 20

6、02五、考核方式及要求： 課程設(shè)計報告包括電子版和紙質(zhì)版優(yōu)：報告撰寫好、有設(shè)計原理、仿真波形或結(jié)果分析、硬件驗證效果好、課題完成1個及以上。良：報告撰寫較好、有設(shè)計原理、仿真波形或結(jié)果分析、硬件驗證效果較好、課題完成1個。中：報告撰寫一般、有設(shè)計原理、仿真波形或結(jié)果分析、硬件驗證功能基本實現(xiàn)、課題完成1個。及格：報告撰寫較差、有部分設(shè)計原理、仿真波形及結(jié)果分析、硬件驗證功能基本實現(xiàn)、課題完成1個。不及格：報告撰寫很差、沒有設(shè)計原理、仿真波形或結(jié)果分析、硬件驗證功能基本沒有實現(xiàn)、課題完成1個及以下。課程設(shè)計報告課題：八位二進(jìn)制并行加法器的實現(xiàn)成員：邵南南、凌華娟報告制作人：邵南南南京師范大學(xué)中北

7、學(xué)院信息系計算機(jī)科學(xué)與技術(shù)專業(yè)05（19）班2007年7月一、課程設(shè)計內(nèi)容及要求本次課程設(shè)計要求設(shè)計并實現(xiàn)一個由兩個四位二進(jìn)制并行加法器級聯(lián)構(gòu)成的八位二進(jìn)制并行加法器，編程語言： vhdl二、系統(tǒng)總體設(shè)計（框圖） 開始 輸入兩個八位二進(jìn)制數(shù) 實行帶進(jìn)位二進(jìn)制加法運(yùn)算 有低位進(jìn)位無低位進(jìn)位 低四位相加并將進(jìn)位加入高四位中，再將高四位相加，并顯示高位進(jìn)位低四位直接相加，高四位直接相加，并顯示高位進(jìn)位顯示運(yùn)算結(jié)果結(jié)束設(shè)計兩個四位二進(jìn)制并行加法器，分別表示八位數(shù)字中的低四位和高四位以及其加法（含進(jìn)位）將兩個四位二進(jìn)制并行加法器級聯(lián)成一個八位二進(jìn)制并行加法器方案一：八位直接寬位加法器，它的速度較快，但十

8、分耗費(fèi)硬件資源，對于工業(yè)化設(shè)計是不合理的。方案二：由兩個四位加法器組合八位加法器，其中四位加法器是四位二進(jìn)制并行加法器，它的原理簡單，資源利用率和進(jìn)位速度方面都比較好。綜合各方面的考慮，決定采用方案二。四位二進(jìn)制并行加法器和串行級聯(lián)加法器占用幾乎相同的資源。這樣多位數(shù)加法器由四位二進(jìn)制并行加法器級聯(lián)構(gòu)成是較好的折中選擇。本實驗中的八位二進(jìn)制并行加法器即是由兩個四位二進(jìn)制并行加法器級聯(lián)而成的。三、系統(tǒng)及模塊設(shè)計與說明（行為設(shè)計）模塊一：設(shè)計一個四位二進(jìn)制并行加法器1，設(shè)計一個模塊w，定義a、b、s、cin四個量，a、b分別表示四位加數(shù)和被加數(shù)，s表示兩數(shù)之和（四位），cin表示兩數(shù)相加所得到的進(jìn)

9、位。2，定義aa(4 downto 0)=0&a(3 downto 0)，bb(4 downto 0)=0&b(3 downto 0)，sint(4 downto 0)=aa(4 downto 0)+bb(4 downto 0)+cin，實現(xiàn)兩數(shù)相加，sint為兩數(shù)相加再加上進(jìn)位之和。模塊二：實現(xiàn)兩個四位二進(jìn)制并行加法器的級聯(lián)1，設(shè)置一個模塊e，定義a、b、s、cin四個量，a，b分別表示八位加數(shù)和被加數(shù)，s表示八位的兩數(shù)之和，cin表示兩數(shù)相加所得到的進(jìn)位。2，兩次調(diào)用w，使其形成兩個分別表示低四位和高四位的并行加法器并實現(xiàn)其分別的相加過程。3，將兩四位二進(jìn)制并行加法器級聯(lián)，從而得到一個八位

10、二進(jìn)制并行加法器。四、系統(tǒng)及模塊具體實現(xiàn)與說明（含電路圖與代碼）電路圖如下：代碼如下：use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;- uncomment the following library declaration if instantiating- any xilinx primitives in this code.-library unisim;-use unisim.vcomponents.all;entity w isport(cin:in st

11、d_logic; a: in std_logic_vector(3 downto 0);b: in std_logic_vector(3 downto 0);s: out std_logic_vector(3 downto 0); cout: out std_logic);end w;architecture behavioral of w issignal sint :std_logic_vector(4 downto 0); signal aa,bb: std_logic_vector(4 downto 0);begin aa(4 downto 0)=0&a(3 downto 0); bb

12、(4 downto 0)=0&b(3 downto 0); sint(4 downto 0)=aa(4 downto 0)+bb(4 downto 0)+cin; s(3 downto 0)=sint(3 downto 0); coutcin,a=a(3 downto 0), b=b(3 downto 0),s=s(3 downto 0), cout=carry_out);u2:wport map(cin=carry_out,a=a(7 downto 4),b=b(7 downto 4),s=s(7 downto 4),cout=cout);end behavioral;五、不足與改進(jìn)這次的課

13、程設(shè)計雖然完成的還算圓滿，但也還是有遺憾的。因為本來我們選擇的不是這個設(shè)計課題，但由于種種原因無法達(dá)到滿意的結(jié)果從而采取另選課題這一折中的方法。由于時間的關(guān)系沒有辦法繼續(xù)之前的課題所以感到遺憾。我自認(rèn)為不是一個遇到難題就只知道退縮的人，但還是無奈地放棄，希望以后盡可能避免這樣的事情。就設(shè)計本身而言，由于對vhdl語言的不熟練和不了解，導(dǎo)致代碼理解上花費(fèi)了很多工夫，今后一定會加強(qiáng)聯(lián)系，鞏固和提升自我。另外，對于代碼中的一處小錯誤，我明明知道哪里錯卻不是很會改，在這點上很佩服我的搭檔凌華娟同學(xué)的能力，以后要向她學(xué)習(xí)。六、總結(jié)一周的數(shù)字電路程序設(shè)計，我掌握了系統(tǒng)的數(shù)字電子設(shè)計的方法，也知道了實驗調(diào)試

14、適配的具體操作方法。在設(shè)計過程中，我們遇到了各種問題，在老師的指導(dǎo)下和我們自己的努力，克服了各種問題，最后得到了成功。我們的程序雖然比較簡單，但并不表示不需要花費(fèi)時間和精力。在此過程中，我們遇到過挫折，嘗試過失敗，也曾垂頭喪氣、一籌莫展，但最終還是克服了重重困難。最重要的是，我們通過這次課程設(shè)計，逐步熟悉了vhdl這門語言，實現(xiàn)了將自己的設(shè)計轉(zhuǎn)化為實際的應(yīng)用。但是也并不能說這次課程設(shè)計是完美的。我還是遇到了一些問題，發(fā)現(xiàn)還有很多東西需要學(xué)習(xí)，要想真正掌握這門學(xué)科并非易事。冰凍三尺非一日之寒，相信通過努力我一定會有進(jìn)步。同時我也認(rèn)識到，數(shù)字電路是一門深奧的學(xué)問，需要花許多時間和精力去鉆研，要想學(xué)好數(shù)電，就必須多練習(xí)，多實踐，才不至于在關(guān)鍵時刻手足無措。因此，為了踏踏實實走好每一步，攻克重重難關(guān)，為將來的學(xué)習(xí)打好基礎(chǔ)，要不斷彌補(bǔ)自己的不足，使自己不斷成長，更好的掌握這門學(xué)科。不僅如此，一個星期的時間，是對我意志和能力的考驗。如何在如此短的時間里，把一個毫無頭緒的任務(wù)盡力完成到最好，是我所面臨的最大問題。找資料，分析修改，到處請教他人，尋求友善的幫助這些不僅使我的水平有了一定的提高，同時也磨練了我，告訴我遇到困難應(yīng)怎樣面對，這使我收益良多?？偟膩碚f,這次程序設(shè)