畢業(yè)設(shè)計(jì)（論文）基于CPLD的數(shù)字鐘設(shè)計(jì)

1、摘要cpld/fpga是近幾年集成電路中發(fā)展最快的產(chǎn)品。由于cpld性能的高速發(fā)展以及設(shè)計(jì)人員自身能力的提高，可編程邏輯器件供應(yīng)商將進(jìn)一步擴(kuò)大可編程芯片的領(lǐng)地，將復(fù)雜的專用芯片擠向高端和超復(fù)雜應(yīng)用。據(jù)ic insights的數(shù)據(jù)顯示，cpld市場從1999年的29億美元增長到去年的56億美元，幾乎翻了一番。matas預(yù)計(jì)這種高速增長局面以后很難出現(xiàn)，但可編程邏輯器件依然是集成電路中最具活力和前途的產(chǎn)業(yè)。本文介紹了利用cpld 器件isplsi1032e 采用在系統(tǒng)編程技術(shù)構(gòu)成數(shù)字鐘控系統(tǒng)的基本過程,本系統(tǒng)在東南大學(xué)se-3 型isp 數(shù)字實(shí)驗(yàn)機(jī)上通過仿真實(shí)驗(yàn),只要設(shè)計(jì)出印刷電路板即可使該系統(tǒng)成

2、為實(shí)際產(chǎn)品。實(shí)踐證明,在系統(tǒng)編程技術(shù)與新型可編程邏輯器件的結(jié)合,可以將一個(gè)復(fù)雜的數(shù)字系統(tǒng)大部分功能在一片cpld 器件內(nèi)實(shí)現(xiàn),這不僅簡化了數(shù)字系統(tǒng)的設(shè)計(jì)過程,而且大大減少了系統(tǒng)所用器件的數(shù)量,提高了系統(tǒng)的可靠性與性價(jià)比。關(guān)鍵詞：cpld，數(shù)字鐘控，se-3 型isp 數(shù)字實(shí)驗(yàn)機(jī)，lattice目錄摘要1目錄2一 系統(tǒng)簡介31.cpld簡介3（1）cpld的發(fā)展歷史及應(yīng)用領(lǐng)域3（2）cpld器件特點(diǎn)4（3）如何使用cpld4（4）fpga與cpld的辨別和分類52.數(shù)碼管顯示器簡介5（1）數(shù)碼管的分類5（2）數(shù)碼管的驅(qū)動(dòng)方式6（3）數(shù)碼管參數(shù)6（4）數(shù)碼管應(yīng)用7（5）數(shù)碼管使用的電流與電壓7（6

3、）恒流驅(qū)動(dòng)與非恒流驅(qū)動(dòng)對(duì)數(shù)碼管的影響7(7)怎樣測量數(shù)碼管引腳8二 系統(tǒng)電路設(shè)計(jì)91數(shù)字鐘控系統(tǒng)的基本結(jié)構(gòu)92數(shù)字鐘在isplsi1032e 內(nèi)的實(shí)現(xiàn)10（1）秒計(jì)數(shù)模塊11（2）分計(jì)數(shù)模塊11（3）時(shí)計(jì)數(shù)模塊12（4）上下午(a/p)轉(zhuǎn)換模塊13（5）數(shù)字鐘的組裝143.時(shí)控系統(tǒng)的設(shè)計(jì)14（1）二十進(jìn)制譯碼電路14（2）時(shí)間選擇矩陣154.數(shù)字鐘控系統(tǒng)構(gòu)成16三 結(jié)束語18四 參考文獻(xiàn)19附錄一：部分程序清單20一 系統(tǒng)簡介1.cpld簡介cpld(complex programmable logic device)復(fù)雜可編程邏輯器件，是從pal和gal器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)

4、構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。cpld主要是由可編程邏輯宏單元(mc，macro cell)圍繞中心的可編程互連矩陣單元組成。其中mc結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的i/o單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于cpld內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測的缺點(diǎn)。（1）cpld的

5、發(fā)展歷史及應(yīng)用領(lǐng)域20世紀(jì)70年代，最早的可編程邏輯器件-pld誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)pld只能設(shè)計(jì)小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件-cpld。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面。 （2）cpld器件特點(diǎn)它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密

6、性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用cpld器件。cpld器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 （3）如何使用cpldcpld是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。這里以搶答器為例講一下它的設(shè)計(jì)（裝修）過程，即芯片的設(shè)計(jì)流程。cpld的

7、工作大部分是在電腦上完成的。打開集成開發(fā)軟件(altera公司 max+pluxii)畫原理圖、寫硬件描述語言（vhdl，verilog）編譯給出邏輯電路的輸入激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)果是否正確進(jìn)行管腳輸入、輸出鎖定（7128的64個(gè)輸入、輸出管腳可根據(jù)需要設(shè)定）生成代碼通過下載電纜將代碼傳送并存儲(chǔ)在cpld芯片中。7128這塊芯片各管腳已引出，將數(shù)碼管、搶答開關(guān)、指示燈、蜂鳴器通過導(dǎo)線分別接到芯片板上，通電測試，當(dāng)搶答開關(guān)按下，對(duì)應(yīng)位的指示燈應(yīng)當(dāng)亮，答對(duì)以后，裁判給加分后，看此時(shí)數(shù)碼顯示加分結(jié)果是否正確，如發(fā)現(xiàn)有問題，可重新修改原理圖或硬件描述語言，完善設(shè)計(jì)。設(shè)計(jì)好后，如批量生產(chǎn)，

8、可直接復(fù)制其他cpld芯片，即寫入代碼即可。如果要對(duì)芯片進(jìn)行其它設(shè)計(jì)，比如進(jìn)行交通燈設(shè)計(jì)，要重新畫原理圖、或?qū)懹布枋稣Z言，重復(fù)以上工作過程，完成設(shè)計(jì)。這種修改設(shè)計(jì)相當(dāng)于將房屋進(jìn)行了重新裝修，這種裝修對(duì)cpld來說可進(jìn)行上萬次。經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了cpld可編程邏輯器件。比較典型的就是altera、lattice、xilinx世界三大權(quán)威公司的產(chǎn)品，這里給出常用芯片： altera epm7128s(plcc84) lattice lc4128v(tqfp100)xilinx xc95108 (plcc84) （4）fpga與cpld的辨別和分類fpga與cpld的辨別和分類主

9、要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為cpld，如lattice的isplsi系列、xilinx的xc9500系列、altera的max7000s系列和lattice(原vantis)的mach系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為fpga，如xilinx的spartan系列、altera的flex10k或acex1k系列等。2.數(shù)碼管顯示器簡介（1）數(shù)碼管的分類數(shù)碼管按段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，八段數(shù)碼管比七段數(shù)碼管多一個(gè)發(fā)光二極管單元（多一個(gè)小數(shù)點(diǎn)顯示）；按能顯示多少個(gè)“8”可分為1位、2位、4位等等數(shù)碼管；按發(fā)光二極管單元

10、連接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極(com)的數(shù)碼管。共陽數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極com接到+5v，當(dāng)某一字段發(fā)光二極管的陰極為低電平時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng)某一字段的陰極為高電平時(shí)，相應(yīng)字段就不亮。共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰極(com)的數(shù)碼管。共陰數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極com接到地線gnd上，當(dāng)某一字段發(fā)光二極管的陽極為高電平時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng)某一字段的陽極為低電平時(shí)，相應(yīng)字段就不亮。（2）數(shù)碼管的驅(qū)動(dòng)方式數(shù)碼管要正常顯示，就要用驅(qū)動(dòng)電路來驅(qū)動(dòng)數(shù)碼管的各個(gè)段碼，從而顯示出我們要的數(shù)字，因此根據(jù)數(shù)碼

11、管的驅(qū)動(dòng)方式的不同，可以分為靜態(tài)式和動(dòng)態(tài)式兩類。 靜態(tài)顯示驅(qū)動(dòng)：靜態(tài)驅(qū)動(dòng)也稱直流驅(qū)動(dòng)。靜態(tài)驅(qū)動(dòng)是指每個(gè)數(shù)碼管的每一個(gè)段碼都由一個(gè)單片機(jī)的i/o端口進(jìn)行驅(qū)動(dòng)，或者使用如bcd碼二-十進(jìn)制譯碼器譯碼進(jìn)行驅(qū)動(dòng)。靜態(tài)驅(qū)動(dòng)的優(yōu)點(diǎn)是編程簡單，顯示亮度高，缺點(diǎn)是占用i/o端口多，如驅(qū)動(dòng)5個(gè)數(shù)碼管靜態(tài)顯示則需要5840根i/o端口來驅(qū)動(dòng)，要知道一個(gè)89s51單片機(jī)可用的i/o端口才32個(gè)呢：），實(shí)際應(yīng)用時(shí)必須增加譯碼驅(qū)動(dòng)器進(jìn)行驅(qū)動(dòng)，增加了硬件電路的復(fù)雜性。 動(dòng)態(tài)顯示驅(qū)動(dòng)：數(shù)碼管動(dòng)態(tài)顯示接口是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式之一，動(dòng)態(tài)驅(qū)動(dòng)是將所有數(shù)碼管的8個(gè)顯示筆劃a,b,c,d,e,f,g,dp的同名端連在

12、一起，另外為每個(gè)數(shù)碼管的公共極com增加位選通控制電路，位選通由各自獨(dú)立的i/o線控制，當(dāng)單片機(jī)輸出字形碼時(shí)，所有數(shù)碼管都接收到相同的字形碼，但究竟是那個(gè)數(shù)碼管會(huì)顯示出字形，取決于單片機(jī)對(duì)位選通com端電路的控制，所以我們只要將需要顯示的數(shù)碼管的選通控制打開，該位就顯示出字形，沒有選通的數(shù)碼管就不會(huì)亮。通過分時(shí)輪流控制各個(gè)數(shù)碼管的的com端，就使各個(gè)數(shù)碼管輪流受控顯示，這就是動(dòng)態(tài)驅(qū)動(dòng)。在輪流顯示過程中，每位數(shù)碼管的點(diǎn)亮?xí)r間為12ms，由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝效應(yīng)，盡管實(shí)際上各位數(shù)碼管并非同時(shí)點(diǎn)亮，但只要掃描的速度足夠快，給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù)，不會(huì)有閃爍感，動(dòng)態(tài)顯示的效

13、果和靜態(tài)顯示是一樣的，能夠節(jié)省大量的i/o端口，而且功耗更低。（3）數(shù)碼管參數(shù)8字高度：8字上沿與下沿的距離。比外型高度小。通常用英寸來表示。范圍一般為0.25-20英寸。長*寬*高：長數(shù)碼管正放時(shí)，水平方向的長度；寬數(shù)碼管正放時(shí)，垂直方向上的長度；高數(shù)碼管的厚度。時(shí)鐘點(diǎn)：四位數(shù)碼管中，第二位8與第三位8字中間的二個(gè)點(diǎn)。一般用于顯示時(shí)鐘中的秒。（4）數(shù)碼管應(yīng)用數(shù)碼管是一類顯示屏 通過對(duì)其不同的管腳輸入相對(duì)的電流 會(huì)使其發(fā)亮 從而顯示出 數(shù)字 能夠顯示 時(shí)間 日期 溫度 等所有可用數(shù)字表示的參數(shù) 由于它的價(jià)格便宜 使用簡單 在電器 特別是家電領(lǐng)域應(yīng)用極為廣泛 空調(diào) 熱水器 冰箱 等等 絕大多數(shù)

14、熱水器用的都是數(shù)碼管 其他家電 也用液晶屏與 熒光屏 （5）數(shù)碼管使用的電流與電壓電流：靜態(tài)時(shí)，推薦使用10-15ma；動(dòng)態(tài)時(shí)，16/1動(dòng)態(tài)掃描時(shí)，平均電流為4-5ma，峰值電流50-60ma。電壓：查引腳排布圖，看一下每段的芯片數(shù)量是多少？當(dāng)紅色時(shí)，使用1.9v乘以每段的芯片串聯(lián)的個(gè)數(shù)；當(dāng)綠色時(shí)，使用2.1v乘以每段的芯片串聯(lián)的個(gè)數(shù)。（6）恒流驅(qū)動(dòng)與非恒流驅(qū)動(dòng)對(duì)數(shù)碼管的影響a.顯示效果：由于發(fā)光二極管基本上屬于電流敏感器件，其正向壓降的分散性很大， 并且還與溫度有關(guān)，為了保證數(shù)碼管具有良好的亮度均勻度，就需要使其具有恒定的工作電流，且不能受溫度及其它因素的影響。另外，當(dāng)溫度變化時(shí)驅(qū)動(dòng)芯片還要

15、能夠自動(dòng)調(diào)節(jié)輸出電流 的大小以實(shí)現(xiàn)色差平衡溫度補(bǔ)償。b.安全性：即使是短時(shí)間的電流過載也可能對(duì)發(fā)光管造成永久性的損壞，采用恒流驅(qū)動(dòng)電路后可防止 由于電流故障所引起的數(shù)碼管的大面積損壞。另外，我們所采用的超大規(guī)模集成電路還具有級(jí)聯(lián)延時(shí)開關(guān)特性，可防止反向尖峰電壓對(duì)發(fā)光二極管的損害。超大規(guī)模集成電路還具有熱保護(hù)功能，當(dāng)任何一片的溫度超過一定值時(shí)可自動(dòng)關(guān)斷，并且可在控制室內(nèi)看到故障顯示。(7)怎樣測量數(shù)碼管引腳找公共共陰和公共共陽：首先，我們找個(gè)電源（3到5伏）和1個(gè)1k（幾百歐的也行）的電阻，vcc串接個(gè)電阻后和gnd接在任意2個(gè)腳上，組合有很多，但總有一個(gè)led會(huì)發(fā)光的，找到一個(gè)就夠了，然后gn

16、d不動(dòng)，vcc（串電阻）逐個(gè)碰剩下的腳，如果有多個(gè)led（一般是8個(gè)），那它就是共陰的了。相反用vcc不動(dòng)，gnd逐個(gè)碰剩下的腳，如果有多個(gè)led（一般是8個(gè)），那它就是共陽的。也可以直接用數(shù)字萬用表，紅表筆是電源的正極，黑表筆是電源的負(fù)極。二 系統(tǒng)電路設(shè)計(jì)在系統(tǒng)編程(isp)器件是在20 世紀(jì)90 年代出現(xiàn)的最先進(jìn)的可編程器件,它無須編程,可通過pc 機(jī)經(jīng)下載電纜直接對(duì)安裝在用戶目標(biāo)版上的isp 器件重復(fù)編程,實(shí)現(xiàn)系統(tǒng)重構(gòu),它給電子產(chǎn)品的設(shè)計(jì)和產(chǎn)生帶來了革命性的變化。isp synario system 是lattice 半導(dǎo)體公司的isplsi 系列器件的開發(fā)軟件,軟件內(nèi)除了基本邏輯器件庫

17、外,還有一個(gè)較為完善的宏(macro)器件庫,每一個(gè)宏器件是一組預(yù)先編好存放在庫中的邏輯方程,它代表一個(gè)邏輯模塊,設(shè)計(jì)時(shí)可作為邏輯器件調(diào)用。充分利用宏器件可以使邏輯設(shè)計(jì)大大簡化。在進(jìn)行復(fù)雜邏輯系統(tǒng)設(shè)計(jì)時(shí),可以將整個(gè)系統(tǒng)劃分為若干模塊,而每個(gè)模塊還可劃分為若干子模塊,設(shè)計(jì)時(shí)可由底層模塊開始向上逐級(jí)設(shè)計(jì)、調(diào)試(或仿真),最后進(jìn)行頂層組裝調(diào)試。邏輯系統(tǒng)中的子模塊可以直接用abel-hdl 語言編輯,也可直接由電路圖編輯而成。以下簡要介紹利用isplsi1032e 器件構(gòu)成的數(shù)字鐘控系統(tǒng)。1數(shù)字鐘控系統(tǒng)的基本結(jié)構(gòu)數(shù)字鐘控系統(tǒng)結(jié)構(gòu)框圖如圖1 所示,數(shù)字鐘部分由秒、分、時(shí)計(jì)數(shù)電路,上、下午(a/p)轉(zhuǎn)換電

18、路,譯碼顯示電路以及校時(shí)電路等組成。七只led 數(shù)碼管分別顯示上、下午和時(shí)、分、秒。鐘控部分由二十進(jìn)制譯電路,時(shí)間選擇矩陣電路,定時(shí)電路以及發(fā)聲電路等組成。脈沖信號(hào)發(fā)生器提供秒脈沖和發(fā)聲高頻振蕩源。整個(gè)系統(tǒng)除了系統(tǒng)控制開關(guān)、脈沖信號(hào)發(fā)生器、發(fā)聲電路以及l(fā)ed 數(shù)碼管外,其余部分(如虛線框內(nèi)所示)全部在一片isplsi1032e 內(nèi)實(shí)現(xiàn)。圖1 數(shù)字鐘控系統(tǒng)結(jié)構(gòu)框圖2數(shù)字鐘在isplsi1032e 內(nèi)的實(shí)現(xiàn)數(shù)字鐘內(nèi)核心部分是時(shí)、分、秒計(jì)數(shù)器,選用宏器件中的兩位十進(jìn)制遞增計(jì)數(shù)器cdu38分別構(gòu)成時(shí)、分、秒計(jì)數(shù)器。cdu38 是一個(gè)由abe-hdl 語言編輯的兩位十進(jìn)制遞增計(jì)數(shù)器,其邏輯符號(hào)及功能表如

19、圖2 所示。輸出端:q7q0 以8421bcd 碼形式輸出兩位十進(jìn)制數(shù),cao為進(jìn)位輸出端。輸入端:clk 為脈沖輸入端(上跳沿觸發(fā)),cd 為清零端,cai 為進(jìn)位輸入(計(jì)數(shù)容許)端,en 為選片使能端,ld 為同步置數(shù)控制端,d7d0 為置數(shù)輸入端?？梢酝ㄟ^“反饋置數(shù)”方式利用宏器件cdu38 組成100 以內(nèi)的任意進(jìn)制計(jì)數(shù)器。圖2 宏器件cdu38 的邏輯符號(hào)(a)和功能表(b)（1）秒計(jì)數(shù)模塊秒計(jì)數(shù)器為一60 進(jìn)制遞增計(jì)數(shù)器,將cdu38 的輸出端q6、q4、q3、q0 通過與門2 控制置數(shù)控制端ld,因?yàn)橹脭?shù)輸入端d7d0 全部接“地”,所以當(dāng)計(jì)數(shù)器從0 計(jì)數(shù)至59 時(shí),ld 端為高

20、電平,為置數(shù)做好準(zhǔn)備。同時(shí)進(jìn)位輸出cao(取自ld 端)也為高電平,可用做高位計(jì)數(shù)器的級(jí)連信號(hào)。當(dāng)?shù)?0 個(gè)脈沖到來時(shí),計(jì)數(shù)器置零,實(shí)現(xiàn)60 進(jìn)制計(jì)數(shù)。秒計(jì)數(shù)器子電路如圖3所示,圖中輸出端q7q0 采用總線表示方式,其模塊符號(hào)見圖8 數(shù)字鐘模塊中i-8。圖3 秒計(jì)數(shù)器子電路（2）分計(jì)數(shù)模塊分計(jì)數(shù)器子電路如圖4 所示,其模塊符號(hào)見圖8 數(shù)字鐘模塊中i-7。分計(jì)數(shù)器也是一個(gè)60 進(jìn)制遞增計(jì)數(shù)器,其構(gòu)成思路與秒計(jì)數(shù)器相同,不再贅述。在分計(jì)數(shù)子電路中為cdu38 輸出端配接了兩個(gè)輸出高電平有效的bcd7 段顯示譯碼子模塊(ttl47gb),可直接驅(qū)動(dòng)7 段顯示led 數(shù)碼管。輸出高電平有效的bcd7

21、段顯示譯碼子模塊符號(hào)與用abelhdl 語言編寫的子程序如圖5 所示。圖4 分計(jì)數(shù)器子電路圖5 bcd7 段顯示譯碼電路模塊符號(hào)與子程序（3）時(shí)計(jì)數(shù)模塊時(shí)計(jì)數(shù)器子電路如圖6 所示,其模塊符號(hào)見圖8 數(shù)字鐘模塊中i-5。時(shí)計(jì)數(shù)器也是利用cdu38 通過“反饋置數(shù)”方式構(gòu)成。采用12 小時(shí)計(jì)時(shí)制,q4、q1 經(jīng)與門i19 和i11 接止ld端,計(jì)數(shù)之間采用同步級(jí)連方式,當(dāng)q4 和q1 為“1”且進(jìn)位輸入端cai(接分計(jì)數(shù)器進(jìn)位輸出cao)為高電平,此時(shí)對(duì)應(yīng)時(shí)間為12 時(shí)59 分59 秒,這時(shí)cdu38 的ld 端為高電平,而d7d1 接“地”,d0 接高電平,因此在下一個(gè)秒脈沖到來之時(shí),時(shí)計(jì)數(shù)器數(shù)

22、值為01(分、秒計(jì)數(shù)器均為00),實(shí)現(xiàn)12 進(jìn)制計(jì)數(shù)。圖6 時(shí)計(jì)數(shù)器子電路與門i18 的作用是當(dāng)時(shí)間為為11 時(shí)59 分59 秒時(shí)經(jīng)cao12 端輸出一高電平,用來控制上下午(a/p)的轉(zhuǎn)換。（4）上下午(a/p)轉(zhuǎn)換模塊圖7 為a/p 轉(zhuǎn)換模塊符號(hào)與用abel-hdl 語言編寫的子程序,模塊輸出端ag 直接與7段顯示led 數(shù)碼管相連,用來顯示a 或p。數(shù)碼管顯示a 時(shí)輸出端amo 為高電平,顯示p 時(shí)為低電平,用于時(shí)間選擇控制。輸入端xz 控制a、p 顯示,輸入電平顯示a,低電平顯示p。md為滅燈控制,當(dāng)計(jì)時(shí)采用24 進(jìn)制時(shí),md 接低電平,ag 輸出全部為“0”,實(shí)現(xiàn)滅燈。模塊輸入輸出邏

23、輯關(guān)系如圖7 真值表(truth_table)所示。圖7 a/p 轉(zhuǎn)換電路的模塊符號(hào)與子程序（5）數(shù)字鐘的組裝對(duì)秒、分、時(shí)計(jì)數(shù)模塊進(jìn)行組裝后形成的數(shù)字鐘子電路如圖8 所示,其模塊符號(hào)見圖11中i-2。秒、分、時(shí)計(jì)數(shù)器及a/p 轉(zhuǎn)換電路之間采用同步級(jí)連方式,秒脈沖同時(shí)引入各計(jì)數(shù)器時(shí)鐘輸入端(clk),利用低位計(jì)數(shù)器的進(jìn)位輸出端(cao)通過或門控制高位計(jì)數(shù)器計(jì)數(shù)容許端(cai)?；蜷T另一輸入端通過加高電平實(shí)現(xiàn)校時(shí)功能,tf、ts、tap 分別作為分、時(shí)、a/p的校對(duì)控制端。圖8 數(shù)字鐘子電路3.時(shí)控系統(tǒng)的設(shè)計(jì)時(shí)控系統(tǒng)由二一十進(jìn)制譯碼電路、時(shí)間選擇矩陣組成。（1）二十進(jìn)制譯碼電路二十進(jìn)制譯碼電路采

24、用abel-hdl 語言編寫而成,其輸入端(a0a3)接計(jì)數(shù)器輸出的8421bcd 碼,輸出端y0y9 各對(duì)應(yīng)一組輸入bcd 碼,高電平有效,其電路模塊符號(hào)與子程序如圖9 所示,用來實(shí)現(xiàn)時(shí)間選擇。圖9 二十進(jìn)制譯碼電路的模塊符號(hào)與子程序（2）時(shí)間選擇矩陣時(shí)間選擇矩陣子電路如圖10 所示,其模塊符號(hào)見圖11 鐘控系統(tǒng)中i-1。子電路的輸入端fo7:0分別接時(shí)鐘分計(jì)數(shù)器輸出端q7q0,so4:0分別接時(shí)計(jì)數(shù)器輸出q4q0,輸入端am接a/p 轉(zhuǎn)換電路的輸出端amo,用“1”和“0”狀態(tài)來區(qū)別上、下午。利用am 配合時(shí)、分譯碼器的輸出,經(jīng)與門進(jìn)行選擇,可選定24 小時(shí)內(nèi)任意時(shí)刻(本電路只選擇到分)。圖10 中人的時(shí)間選擇矩陣是一個(gè)學(xué)校上下課自動(dòng)打鈴系統(tǒng),各與門所選擇的時(shí)間如圖所示,與門輸出經(jīng)或門處理后通過輸出端bsh 啟動(dòng)打鈴系統(tǒng)。圖10 時(shí)間選擇矩陣子電路圖11 鐘控系統(tǒng)4.數(shù)字鐘控系統(tǒng)構(gòu)成在isp synario system 原理圖編輯窗口中將數(shù)字鐘與時(shí)間選擇矩陣連接后構(gòu)成的鐘控系統(tǒng)如圖11 所示。將輸入、輸出端定義完畢,對(duì)系統(tǒng)進(jìn)行編譯并形成jed 文件,然后下載到芯片isplsi1032e-70plcc84 中。輸入端tap、ts 和tf 通過外加高電平實(shí)現(xiàn)a/p、時(shí)、分校正,cd 和cai 通過外加高電平實(shí)現(xiàn)清零和計(jì)時(shí)容許控制。系統(tǒng)由clk 端輸入2hz 脈沖經(jīng)d 觸發(fā)