第三章可編程邏輯器件新

1、 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 3.1 概概 述述輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖3-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖3.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進的改進的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC3.1.2 可編程邏輯器件的分類可編程邏輯器件的

2、分類圖圖3-2 按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA PLD分類：分類：按集成度分按集成度分1、低密度可編程邏輯器件 （LDPLD）PROMPALPLAGAL第一代PLD，由“與陣列”和“或陣列”組成20世紀(jì)70年代中期推出的，一次性編程器件70年代末期推出的，多種輸出，一次編程80年代初推出，可重復(fù)編程，可加密2、高密度可編程邏輯器件 （HDPLD）CPLDFPGAEPLD可檫除的可編程邏輯器件，80年代中期復(fù)雜的可編程邏輯器件，90年代初現(xiàn)場可編程門陣列，1985年Xilinx推出 按

3、結(jié)構(gòu)分按結(jié)構(gòu)分乘積項結(jié)構(gòu)器件乘積項結(jié)構(gòu)器件查找表結(jié)構(gòu)器件查找表結(jié)構(gòu)器件按互連結(jié)構(gòu)分按互連結(jié)構(gòu)分確定型統(tǒng)計型除FPGA外的PLD器件，相同的互連線，固定的時延FPGA，布線模式相同，時延不定按編程工藝分按編程工藝分非易失一次性編程， PROM，PAL和Actel的FPGA紫外線檫除/電可編程器件電檫寫編程器件，GAL，ispLSI 器件使用熔絲（Fuse）或反熔絲（Antifuse）EPROMEEPROMSRAM靜態(tài)存儲器編程器件，易失器件，斷電丟失信息按可編程特性分按可編程特性分一次編程重復(fù)編程PROM，PAL 和熔絲型的FPGA 上千次EPROMEEPROMSRAM無限次幾十次與門與門AFC

4、B或門或門AFCB+ABCF+BACFF= ABCF=A+B+C2-3-1 電路符號表示電路符號表示3-2 簡單簡單PLD原理原理固定連接編程連接不連接連接連接 緩沖器緩沖器1ABCABC表達式為：B=A ， C=A例題例題1F= ABD例題例題2XX XXAB BAFF=AABB=0BABAF.XXACFBDD=ABABCDEFGXXXXXXXXE=AABBCC=0F=E=0G=1例題例題33.2.2 PROM圖圖3-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu)與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 1

5、11 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp邏輯函數(shù)表示：邏輯函數(shù)表示：3.2.2 PROM圖圖3-11 PROM表達的表達的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F圖圖3-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAF3.2.3 PLA圖3-13 PLA邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0

6、F3.2.3 PLA圖圖3-14 PLA與與 PROM的比較的比較0A1A1F0F2A2F0A1A1F0F2A2F3.2.4 PAL0A1A1F0F0A1A1F0F 圖3-15PAL結(jié)構(gòu)：結(jié)構(gòu)：圖圖3-16 PAL的常用表示：的常用表示：邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列3.2.5 GAL“與或陣列”是PLD器件中最基本的結(jié)構(gòu)。器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)注注PAL只能編程一次GAL可以再次編程四種四種PLD結(jié)構(gòu)的比較：結(jié)構(gòu)的比較：PAL和GAL的異同PAL和GAL的基本門陣

7、列結(jié)構(gòu)相同PAL和GAL的輸出結(jié)構(gòu)不同MAX7000系列的結(jié)構(gòu)特點系列的結(jié)構(gòu)特點概述概述MAX7000系列是高密度、高性能的CMOS EPLD，采用了先進的CMOS EEPROM技術(shù)制造的分類：分類：MAX7000，MAX7000E， MAX7000S， MAX7000A結(jié)構(gòu)結(jié)構(gòu)邏輯陣列塊（LAB）宏單元（MACROCELL）擴展乘積項（共享和并聯(lián)）可編程連線陣列（PIA）I/O控制塊MAX7000結(jié)構(gòu)結(jié)構(gòu) 主要由主要由LAB以及它們之以及它們之間的連線構(gòu)成間的連線構(gòu)成3.4 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理邏輯陣列塊（邏輯陣列塊（LAB）由16個宏單元的陣列組成每個LAB有如下輸入信號：

8、來自通用邏輯輸入的PIA的36個信號。用于寄存器輔助功能的全局控制信號。從I/O引腳到寄存器的直接輸入通道。3.3 CPLD3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖2-27 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1邏輯陣列塊邏輯陣列塊(LAB) 宏單元（宏單元（MACROCELL）邏輯陣列乘積項選擇矩陣可編程觸發(fā)器實現(xiàn)組合邏輯，給每個宏單元5個乘積項 分配乘積項到“或”門和“異或門”的輸入，以實現(xiàn)組合函數(shù)；將乘積項作為宏單元中觸發(fā)器的輔助輸入端可以獨立地編程為具有可編程時鐘控制的D，T，JK或RS觸發(fā)器的工作方式3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 n全局時鐘信號：該模塊能實

9、現(xiàn)最快的時鐘到輸出性能，此時全局時鐘輸入直接連到每一個寄存器的CLK端。n全局時鐘信號并由高電平有效的時鐘信號使能：該模式提供每個觸發(fā)器的時鐘使能信號，由于仍使用全局時鐘，輸出較快。n用乘積項實現(xiàn)一個陣列時鐘：在這種模式下，觸發(fā)器由來自隱埋的宏單元或I/O 引腳的信號進行種控，其速度較慢。三種時鐘輸入模式三種時鐘輸入模式擴展乘積項擴展乘積項作用：提供邏輯資源1、共享擴展項+宏單元乘積項邏輯宏單元乘積項邏輯乘積項選擇矩陣圖 共享擴展項每個宏單元提供一個未使用的乘積項，反相后反饋到邏輯陣列可被LAB內(nèi)任何（或全部） 宏單元使用和共享；每個LAB有16個共享擴展項；2、并聯(lián)擴展項乘積項 選擇 矩陣P

10、resetClearClock+XOR宏單元乘積項邏輯乘積項 選擇 矩陣PresetClearClock+XOR宏單元乘積項邏輯到下一個宏單元來自上一個宏單元 圖 并聯(lián)擴展項宏單元中沒有使用的，可以分配到鄰近的宏單元去實現(xiàn)快速復(fù)雜的邏輯函數(shù)。允許最多20個乘積項 直接饋送到宏單元的“或”邏輯。3.3 CPLD3.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 4 4可編程連線陣列可編程連線陣列(PIA) (PIA) 圖圖2-30 PIA信號布線到信號布線到LAB的方式的方式 作用：作用：在PIA上布線，將各LAB相互連接構(gòu)成所需的邏輯的布線通道I/O控制塊控制塊VCCGNDOE1nOE2nOE控

11、制來自宏單元到PIA圖 I/O控制塊結(jié)構(gòu)圖允許每個I/O引腳單獨地配置為輸入 輸出和雙向工作方式 接GND時，輸出為高阻態(tài)，且I/O 引腳可作為專用輸入引腳使用 接VCC時，輸出被使能，為普通輸 出引腳。5 5I/OI/O控制塊控制塊 圖圖2-31 EPM7128S器件的器件的I/O控制塊控制塊 3.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理圖圖3-26 MAX7000系列的單個宏單元結(jié)構(gòu)系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄 存 器旁路并行擴展項通往 I/O模塊通往 PIA乘積項選擇矩陣來自 I/O引腳全局時鐘QDEN來自來自 PIA的的 36

12、個信號個信號快速輸入選擇快速輸入選擇2宏單元 1 to 16 LAB A 168 to 16IO控制塊8 to 16 I/O引腳 8 to 16 宏單元 49 to 64 LAB D 16 8 to 16IO控制塊8 to 16 I/O引腳 8 to 16宏單元 33 to 48 LAB C 168 to 16IO控制塊8 to 16 I/O引腳 8 to 16 宏單元 17 to 32 LAB B 16 8 to 16IO控制塊8 to 16 I/O引腳 8 to 16PIA36363636INPUT/GCLK1INPUT/GCLRnINPUT/OE2nINPUT/OE1n圖 MAX7000器件的結(jié)構(gòu)1，邏輯密度為600-5000可用門，采用最先進的0.8um CMOS EEPROM技術(shù)制造.2，引腳之間的延時為6ns,計數(shù)器的工作頻率達151.5MHZ.3，節(jié)