DSP系統(tǒng)硬件設(shè)計(jì)時(shí)需注意的幾個(gè)問題

1、dsp系統(tǒng)硬件設(shè)計(jì)時(shí)需注意的幾個(gè)問題 王立華1，劉志軍1，高光金2，邵玉芹2 時(shí)間:2009年12月15日 字 體: 中 小關(guān)鍵詞:dsp電平變換 摘 要： 介紹了dsp系統(tǒng)在設(shè)計(jì)時(shí)需要注意的電源、時(shí)鐘、電平變換、擴(kuò)展電路時(shí)序、多余引腳的處理等問題，并提出了相應(yīng)的解決方法。關(guān)鍵詞： dsp 電源 時(shí)鐘 電平變換目前dsp已廣泛應(yīng)用于工業(yè)控制、音視頻處理、通信等各個(gè)領(lǐng)域，并且隨著集成電路技術(shù)的發(fā)展，dsp芯片的速度越來越快，功能越來越強(qiáng)大。如ti公司最新推出的tms320c6416t因采用了90nm技術(shù)，主頻已達(dá)到1ghz。由于dsp的主頻高，電源電壓和核電壓不同，輸入輸出邏輯復(fù)雜，因而對應(yīng)用系

2、統(tǒng)的硬件設(shè)計(jì)也提出了更高的要求。電路設(shè)計(jì)時(shí)都會遇到dsp電源和時(shí)鐘的處理、i/o引腳的邏輯電平兼容、外圍擴(kuò)展電路時(shí)序、多余引腳的處理等問題,而這些最基本問題的妥善解決是設(shè)計(jì)一種性能優(yōu)良的dsp應(yīng)用系統(tǒng)的前提條件。下面就以ti 公司的dsp為例介紹dsp系統(tǒng)在設(shè)計(jì)時(shí)需要注意的幾個(gè)問題。1 電 源1.1 電源供電在dsp芯片內(nèi)部一般有5種典型電源：cpu核電源、i/o電源、pll(phase locked loop)電源、flash編程電源和模擬電路電源(其中后2種僅c2000系列有)。這幾種電源在設(shè)計(jì)時(shí)都要由各自的電源供電，并且模擬和數(shù)字電路要獨(dú)立供電，數(shù)字地與模擬地要分開，單點(diǎn)連接。模擬電源一

3、般由（有噪聲的）數(shù)字電源產(chǎn)生，主要有2種產(chǎn)生方式：一種是數(shù)字電源與模擬電源以及數(shù)字地與模擬地之間加鐵氧體磁珠(ferrite bead)或電感構(gòu)成無源濾波電路，如圖1所示。鐵氧體磁珠在低頻時(shí)阻抗很低，而在高頻時(shí)阻抗很高，可以抑制高頻干擾，從而濾除數(shù)字電路的噪聲。這種方式結(jié)構(gòu)簡單，能滿足大多數(shù)應(yīng)用的要求；另一種是采用多路穩(wěn)壓器的方法，如圖2所示。該方法能提供更好的去耦效果，但電路復(fù)雜，成本高，使用時(shí)應(yīng)注意模擬地和數(shù)字地必須連在一起。通常每個(gè)電源引腳要加1個(gè)10100nf的旁路電容，以起電荷池的作用，平滑電源的波動，減少電源上的噪聲。一般旁路電容采用瓷片電容。在pcb四周還要均勻分布一些4.710

4、f大的電容，以避免產(chǎn)生電源和地環(huán)路。設(shè)計(jì)時(shí)盡量采用多層板，為電源和地分別安排專用的層，同層上的多個(gè)電源、地用隔離帶分割，并且用地平面代替地總線。dsp都有多個(gè)接地引腳，且每個(gè)引腳都要單獨(dú)接地，因此應(yīng)盡可能地減少負(fù)載數(shù)量。1.2 上電次序在設(shè)計(jì)dsp供電電源時(shí)，一般要求cpu內(nèi)核電源先于i/o電源上電，后于i/o電源掉電。但cpu內(nèi)核電源與i/o電源供電時(shí)間相差不能太長，一般不能大于1秒，否則會影響器件的壽命或損壞器件。為保護(hù)dsp器件，應(yīng)在cpu內(nèi)核電源與i/o電源之間加一肖特基二極管。具有上電次序控制的dsp電源電路如圖3所示。2 時(shí) 鐘2.1 dsp系統(tǒng)的時(shí)鐘電路dsp系統(tǒng)中時(shí)鐘電路主要有

5、3種：晶體電路、晶振電路和可編程時(shí)鐘芯片電路。(1)晶體電路最為簡單，只需晶體和2個(gè)電容，但驅(qū)動能力差，不能提供多個(gè)器件使用，頻率范圍小(20k60mhz)，使用時(shí)須注意配置正確的負(fù)載電容，以使輸出的時(shí)鐘頻率精確、穩(wěn)定。ti dsp芯片除c6000和c5510外，內(nèi)部含有振蕩電路，可使用晶體電路產(chǎn)生所需的時(shí)鐘信號。但也可不使用片內(nèi)振蕩電路，直接由外部提供時(shí)鐘信號。(2)晶振電路頻率范圍寬（1400mhz），驅(qū)動能力強(qiáng)，可為多個(gè)器件使用。但由于晶振頻率不能改變，多個(gè)獨(dú)立的時(shí)鐘需要多個(gè)晶振。另外在使用晶振時(shí)，要注意時(shí)鐘信號電平，一般晶振輸出信號電平為5v或3.3v，對于要求輸入時(shí)鐘信號電平為1.8

6、v的器件(如vc5401、vc5402、vc5409和f281x等)，不能選用晶振來提供時(shí)鐘信號。(3)可編程時(shí)鐘芯片電路由可編程時(shí)鐘芯片、晶體和2個(gè)外部電容構(gòu)成。有多個(gè)時(shí)鐘輸出，可產(chǎn)生特殊頻率值，適于多個(gè)時(shí)鐘源的系統(tǒng)，驅(qū)動能力強(qiáng),頻寬最高可達(dá)200mhz，輸出信號電平一般為5v或3.3v。常用器件為cy22381和cy2071a。目前ti dsp工作頻率已高達(dá)1ghz，為降低時(shí)鐘的高頻噪聲干擾，提高系統(tǒng)整體的性能，設(shè)計(jì)時(shí)通常使用頻率較低的外部參考時(shí)鐘源。為此須采用可編程時(shí)鐘芯片電路，因它可以在在線的情況下，通過編程對系統(tǒng)的工作時(shí)鐘進(jìn)行控制，以保證在較低的外部時(shí)鐘源時(shí)，通過其內(nèi)部集成的pll鎖

7、相環(huán)的倍頻，獲得所希望的工作頻率。同時(shí)通過在dsp內(nèi)部對時(shí)鐘進(jìn)行編程控制，也能較好地滿足不同應(yīng)用的要求。例如對于自動化儀表、便攜式儀器以及家電等應(yīng)用場合，往往希望有較低能耗，這時(shí)可通過編程，使dsp工作在較低頻率，甚至可以設(shè)定為固定分頻模式，并關(guān)斷內(nèi)部的鎖相環(huán)相關(guān)電路，使其功耗最小。而對于數(shù)字信號處理以及實(shí)時(shí)系統(tǒng)，通常需要dsp工作在高速狀態(tài)，這時(shí)則可通過編程，使系統(tǒng)在完成引導(dǎo)之后，進(jìn)入到鎖相倍頻模式來提高系統(tǒng)的工作頻率。有時(shí)即使在同一應(yīng)用中，為了需要也可以通過編程, 使系統(tǒng)在不同的階段工作在不同的頻率。一般ti dsp芯片能提供多種靈活的時(shí)鐘選項(xiàng)，可以使用片內(nèi)/片外振蕩器、片內(nèi)pll或由硬件

8、/軟件配置pll分頻/倍頻系數(shù)。不同的dsp時(shí)鐘可配置的能力也不同，使用前應(yīng)參考各自的數(shù)據(jù)手冊。2.2 時(shí)鐘電路選擇原則(1)系統(tǒng)中要求多個(gè)不同頻率的時(shí)鐘信號時(shí)，首選可編程時(shí)鐘芯片電路；單一時(shí)鐘信號時(shí)，選擇晶體時(shí)鐘電路；多個(gè)同頻時(shí)鐘信號時(shí)，選擇晶振電路。盡量使用dsp片內(nèi)的pll，降低片外時(shí)鐘頻率，提高系統(tǒng)穩(wěn)定性。(2)c6000、c5510、c5409、c5416、c5420、c5421和c5441等片內(nèi)無振蕩電路，不能用晶體時(shí)鐘電路。(3)vc5401、vc5402、vc5409和f281x等的時(shí)鐘信號輸入電平要求為1.8v，建議采用晶體時(shí)鐘電路。(4)c64x主頻最高可達(dá)1ghz，必須使

9、用片內(nèi)pll，并且要對片內(nèi)pll提供獨(dú)立的供電，電源引腳進(jìn)行必要的濾波。若在c62x/c67x上還提供pll濾波網(wǎng)絡(luò)引腳則外部應(yīng)加相應(yīng)的電阻和電容。2.3 時(shí)鐘電路的電源和地時(shí)鐘的供電電源與整個(gè)電路板的電源一般是分開的，二者的電源面相隔離(但可以在一層)，只通過鐵氧體磁珠相連。這樣外面的干擾不會影響時(shí)鐘芯片，同時(shí)時(shí)鐘芯片內(nèi)部產(chǎn)生的振蕩信號也不會影響到外面電路。時(shí)鐘部分的地和整個(gè)pcb的地是統(tǒng)一的整體，這樣做是從emc(electro magnetic compatibility)的角度考慮的。電流流動需要回路，而電流回路等效于一個(gè)天線，回路面積越大對外輻射就越強(qiáng)，也越易受到干擾(主要是近場磁場

10、的能量，這個(gè)磁場能量可能來自自由空間或是由電路板上其他部件所輻射)。在高速電路設(shè)計(jì)中，電流會自動地尋找阻抗最低的路徑返回。如果地層也像電源層那樣分割出來，則所有的電流都會從鐵氧體磁珠返回，直接導(dǎo)致的結(jié)果是：(1)每條電流回路的天線效應(yīng)增強(qiáng)。(2)電流都從鐵氧體磁珠流過，大大增加了傳導(dǎo)干擾(從地層或電源層耦合進(jìn)來，對系統(tǒng)性能的影響極大)。如果在時(shí)鐘芯片的電源入口處放1個(gè)容量為10100f的鉭電容(具體值根據(jù)實(shí)際系統(tǒng)而定)，它不僅可以防止由于電壓波動引起的電流涌動，還可以抑制低頻干擾，但是對于高頻干擾卻無能為力。所以在大容量電容的后面并聯(lián)1個(gè)0.1f的小電容，則在時(shí)鐘芯片的每一個(gè)電源引腳處也都要放

11、1個(gè)0.1f的電容，且所放的位置要盡可能地靠近電源引腳，這樣就可以減少外來的電源噪聲。晶振、負(fù)載電容、pll濾波器等應(yīng)盡可能地靠近時(shí)鐘器件，在靠近時(shí)鐘輸出引腳的地方要串接1050電阻以減小輸出電流，限制地彈效應(yīng)，提高時(shí)鐘波形的質(zhì)量；另外，不要在時(shí)鐘芯片的底下布線，因?yàn)檫@些線可能會產(chǎn)生高頻干擾耦合進(jìn)芯片，從而使時(shí)鐘芯片的輸出產(chǎn)生抖動，同時(shí)從時(shí)鐘芯片內(nèi)部產(chǎn)生的高頻干擾也會耦合到芯片底下的走線，使之失去信號的完整性。要嚴(yán)格地控制時(shí)鐘走線的阻抗，所有的線最好都從內(nèi)層走(以減少干擾)，盡量少地出現(xiàn)過孔，因?yàn)檫^孔會引起阻抗發(fā)生變化，影響信號的質(zhì)量，進(jìn)而產(chǎn)生emi輻射和抖動問題。3 電平變換dsp系統(tǒng)是一個(gè)

12、混合電壓系統(tǒng)，有5v或3.3v混合供電的現(xiàn)象：即dsp芯片的i/o供電電壓是3.3v，而外圍芯片工作電壓一般為5v，如eprom、sram、a/d器件等。通常它們之間是不能直接相連的，設(shè)計(jì)中必須注意這點(diǎn)。3.1 混合電壓系統(tǒng)中不同電源電壓的邏輯器件接口存在的問題(1)加到輸入和輸出引腳上允許的最大電壓限制問題。器件對加到輸入或輸出引腳上的電壓通常是有限制的。這些引腳上一般有二極管或者分離元件接到電源。如果接入的電壓過高，則電流將會通過二極管或者分離元件流向電源。例如i/o為3.3v供電的dsp，其輸入電平不允許超過電源電壓(3.3v)，而5v器件輸出信號高電平可達(dá)4.4v，它會向3.3v電源充

13、電，持續(xù)的電流將會損壞二極管和其他電路元件。(2)二個(gè)電源間電流的互串問題。在等待或者掉電方式時(shí)，3.3v電源降到0v，大電流將流通到地，這使得總線上的高電壓被下拉到地，將引起數(shù)據(jù)丟失和元件損壞。必須注意的是：不管在3.3v的工作狀態(tài)還是在0v的等待狀態(tài)都不允許電流流向電源。(3)接口輸入轉(zhuǎn)換門限問題。5v器件和3.3v器件的接口有多種情況，同樣ttl和cmos間的電平轉(zhuǎn)換也存在著不同情況。因此驅(qū)動器必須滿足接收器的輸入轉(zhuǎn)換電平，并且要有足夠的容限以保證不損壞電路元件。而輸出電平一般無需變換。3.2 混合電壓系統(tǒng)中必須處理的信號電平配置(1)5v ttl器件輸出驅(qū)動3.3v ttl器件(lvc

14、)輸入。通常5v ttl器件可以驅(qū)動3.3v ttl器件的輸入，因?yàn)榈湫碗p極性晶體管的輸出并不能達(dá)到電源電壓幅度。當(dāng)一個(gè)5v器件的輸出為高電平時(shí)，內(nèi)部壓降限制了輸出電壓，典型情況是vcc-2vbe約為3.6v，這樣工作通常不會引起5v電源的電流流向3.3v電源。但是因?yàn)轵?qū)動器結(jié)構(gòu)會有所不同，所以必須控制驅(qū)動器的輸出不宜超過3.6v，以防萬一。(2)3.3v ttl器件輸出驅(qū)動5v ttl器件輸入。由于二者的電平轉(zhuǎn)換標(biāo)準(zhǔn)是相同的，因此不需要額外的器件就可將二者直接相連。只要3.3v器件的voh和vol電平分別是2.4v和0.4v，5v器件就可將輸入讀為有效電平，因?yàn)樗膙ih和vil電平分別是2

15、v和0.8v。(3)5v cmos器件輸出驅(qū)動3.3v ttl器件輸入。顯然二者的轉(zhuǎn)換電平是不相同的，但二者雖存在一定的差別，若設(shè)計(jì)時(shí)使用能夠承受5v 電壓的3.3v ttl器件，則5v器件的輸出是可以直接與3.3v器件的輸入端接口的。(4)3.3v輸出驅(qū)動5v cmos輸入。二者的轉(zhuǎn)換電平標(biāo)準(zhǔn)不一樣，3.3v器件輸出的高電平最高值是3.3v，而5v cmos器件要求的高電平最低值是3.5v，因此3.3v器件的輸出不能直接與5v cmos器件的輸入相接。這種情況下就需要用雙電壓（一邊是3.3v供電，另一邊是5v供電）供電的驅(qū)動器，如使用ti總線收發(fā)器sn74lvth245a(8位)、sn74l

16、vth16245a（16位）等。另外電平轉(zhuǎn)換還可用以下器件：(1)使用總線開關(guān)。主要應(yīng)用于多通道緩沖性串行接口(multichannel buffered serial port，mcbsp)等外設(shè)信號的電平轉(zhuǎn)換，5v供電。常用器件有：sncbtd3384(10位)和sn74cbtd16210(20位)。(2)使用2選1切換器。實(shí)現(xiàn)2選1，4.1v供電。主要適用于多路切換信號的電平轉(zhuǎn)換，如雙路復(fù)用的mcbsp信號的電平轉(zhuǎn)換等，常用器件有sn74cbt3257(4位)和sn74cbt16292(12位)。4 擴(kuò)展電路的時(shí)序時(shí)序問題是任何數(shù)字電路設(shè)計(jì)所必須重視的問題。在低速數(shù)字系統(tǒng)設(shè)計(jì)中，要著重解

17、決的問題為時(shí)序的邏輯性是否正確。而在高速數(shù)字系統(tǒng)設(shè)計(jì)中，除了要解決時(shí)序邏輯性問題外，還要著重解決時(shí)序的時(shí)延性問題。為保證dsp在規(guī)定的時(shí)間內(nèi)正確地讀/寫外部擴(kuò)展器件，首先要選用高速器件。要求擴(kuò)展器件的讀/寫周期小于dsp的機(jī)器周期的60%1，否則要插等待周期，但這樣dsp的高速特性就不能得到充分發(fā)揮。其次，要求擴(kuò)展器件的總線接口電路的時(shí)延盡量小，否則需要另插等待周期。解決此問題的方法是盡量采用高速接口器件和單級接口電路。5 dsp多余引腳的處理對集成電路多余引腳的處理原則是：多余輸出引腳可以懸空；多余輸入引腳一般不能懸空，可將它們上拉或下拉為固定的電平，以降低功耗；多余的i/o引腳若缺省狀態(tài)為

18、輸入引腳，則作為輸入引腳處理。若缺省狀態(tài)為輸出引腳，則可懸空不接；無連接（nc）引腳除非特殊說明，可懸空不接；保留（rsv）引腳是否接，應(yīng)根據(jù)數(shù)據(jù)手冊具體決定。在設(shè)計(jì)dsp應(yīng)用系統(tǒng)時(shí),還要遵循以下3點(diǎn)：(1)沒有使用的串行口或hpi接口的所有引腳可以不作處理，不會引起dsp的誤操作。(2)dsp數(shù)據(jù)總線的最高位最好與擴(kuò)展器件數(shù)據(jù)總線的最高位連接，以避免符號位錯誤擴(kuò)展。而多余的數(shù)據(jù)總線引腳可懸空，也可接上拉或下拉電阻。(3)特別要處理好輸入引腳hold和ready的狀態(tài)。要保證在沒有外部設(shè)備請求占用dsp的外部存儲器時(shí)，hold為高電平；外部擴(kuò)展器件不插硬件等待周期時(shí)，ready應(yīng)為高電平。6

19、其他需考慮的問題(1)在設(shè)計(jì)時(shí)一般還要用cpld實(shí)現(xiàn)一些特殊的邏輯：如用來控制外設(shè)的驅(qū)動時(shí)鐘、各種同步控制時(shí)鐘(a/d轉(zhuǎn)換、數(shù)字信號存取)以及存儲器地址的產(chǎn)生等。使用cpld實(shí)現(xiàn)具有明顯的優(yōu)點(diǎn)：可使時(shí)序關(guān)系整齊，延遲一致，易于修改，并且具有高集成、高可靠性。(2)在處理特殊的信號部分時(shí)應(yīng)加零電阻，以實(shí)現(xiàn)不同的配置，如可實(shí)現(xiàn)不同容量的sdram的配置等。(3)在設(shè)計(jì)時(shí)為方便今后的硬件調(diào)試，讀/寫控制、時(shí)鐘、電源、地等重要信號部分應(yīng)加測試點(diǎn)，其測試點(diǎn)可連接到連接器或邏輯分析儀插頭上。另外最好提供手動復(fù)位開關(guān)。參考文獻(xiàn)1 張雄偉，陳亮，徐光輝.dsp芯片的原理與開發(fā)應(yīng)用（第3版）. 北京：電子工業(yè)出

20、版社，20032 texas instruments incorporated.tms320 dsp designersnotebook：volume 1.20013 texas instruments incorporated.tms320c54xx dsp cpu and peripherals reference.1999摘要：數(shù)字信號處理器（dsp）芯片以其強(qiáng)大的運(yùn)算處理能力在通信、電子、圖像處理等領(lǐng)域得到了廣泛的應(yīng)用。文章從系統(tǒng)硬件電路設(shè)計(jì)、關(guān)鍵外設(shè)（多通道緩沖串口，dma，hpi）的設(shè)置及軟件編程三個(gè)主要方面闡述了tms320vc5402在開發(fā)設(shè)計(jì)中應(yīng)注意的幾個(gè)關(guān)鍵問題，并給出了相

21、應(yīng)的處理辦法。關(guān)鍵詞：數(shù)字信號處理器 ； 多通道緩沖串口 ； dma ；主機(jī)接口 ；引導(dǎo)裝載1 引言tms320vc5402（以下簡稱c5402）是德州儀器公司推出的性價(jià)比極高的16位定點(diǎn)數(shù)字信號處理器（dsp），它的工作時(shí)鐘可以高達(dá) 100mhz，非常適合于高速的數(shù)據(jù)傳輸和處理。c5402的接口電源為3.3v，內(nèi)核電源為1.8v，輸入輸出的邏輯電平復(fù)雜。電路設(shè)計(jì)的時(shí)候一般會遇到輸入輸出引腳的邏輯電平兼容、外圍擴(kuò)展電路時(shí)序、dsp多余引腳的處理等問題，這些最基本問題的妥善解決是設(shè)計(jì)一個(gè)性能優(yōu)良的dsp應(yīng)用系統(tǒng)的前提條件。c5402提供了許多增強(qiáng)型外設(shè)，在實(shí)際系統(tǒng)中應(yīng)合理設(shè)置，以充分利用硬件資源

22、。dsp采用改進(jìn)的哈佛結(jié)構(gòu)，應(yīng)用流水線操作，增強(qiáng)了處理器的數(shù)據(jù)處理能力，但同時(shí)給設(shè)計(jì)者帶來了高頻干擾和流水線沖突等諸多問題。如何提高dsp的信號處理能力，充分利用dsp的資源是每個(gè)設(shè)計(jì)者應(yīng)考慮的問題。本文總結(jié)了作者在實(shí)際開發(fā)中遇到的問題和一些心得體會，希望對dsp開發(fā)人員有一點(diǎn)啟發(fā)和幫助。2 硬件設(shè)計(jì)中應(yīng)注意的問題2.1 接口電平兼容性問題c5402的接口電源為3.3v，其輸入、輸出引腳的電壓的絕對范圍-0.34.5v，除了少數(shù)引腳以外，其輸入電平是與ttl邏輯電平兼容的，因此 c5402的輸入引腳僅能與3.3v的cmos電路連接，不能5v的ttl電路、cmos電路連接。5v ttl/cmos

23、電路的輸出信號要經(jīng)過電平轉(zhuǎn)換后才能送給c5402。由于c5402的輸出信號與ttl邏輯電平兼容，因此可以直接送給5v ttl電路或者輸入電平與ttl電平兼容的3.3v cmos和5v cmos電路。為了簡化電路的設(shè)計(jì)，在設(shè)計(jì)中應(yīng)盡可能選擇3.3v cmos器件。但是，整個(gè)系統(tǒng)中很難保證都使用3.3v的cmos器件，對所有與c5402不兼容的信號要進(jìn)行電平轉(zhuǎn)換，可以采用ti公司的高速總線收發(fā)器74lvt16245來完成。2.2 dsp多余引腳的處理dsp數(shù)據(jù)總線的最高位（d15）最好與擴(kuò)展器件數(shù)據(jù)總線的最高位連接，這樣做的目的是避免符號位錯誤擴(kuò)展，而多于的數(shù)據(jù)總線可以懸空，也可以接上拉或下拉電阻

24、。同時(shí)將/iack、emu0、emu1、tdi、hold、clkmd1、clkmd2、clkmd3和mp/mc等系統(tǒng)獨(dú)立工作時(shí)的閑置引腳和硬件時(shí)鐘設(shè)置引腳接上拉電阻。上拉電阻較多時(shí)，通常選用排阻來完成，排阻集成了電源引腳vcc和電阻，相對體積小、連接簡單。在調(diào)試階段的設(shè)計(jì)中 clkmd1、clkmd2、clkmd3和mp/mc可以設(shè)有跳線，選擇是否與地相連來調(diào)節(jié)硬件時(shí)鐘和微處理器/微計(jì)算機(jī)模式。2.3 調(diào)試中問題在dsp開發(fā)設(shè)計(jì)中，經(jīng)常會遇到dsp芯片發(fā)熱問題。若芯片發(fā)熱，首先檢查一下dsp的供電是否正常。若dsp芯片和電源芯片都發(fā)熱，這時(shí)可能是電路中有短路的情況，或者是在訪問外設(shè)總線上有沖突

25、，導(dǎo)致dsp的輸出電流過大。解決問題的方法是用跳線將芯片的使能端接地或高電平，依次不使能外部芯片，從而找到哪個(gè)外設(shè)有總線沖突。筆者在一實(shí)際應(yīng)用系統(tǒng)中用到了cpld作為邏輯控制器件，在調(diào)試電路過程中，上電后發(fā)現(xiàn)dsp芯片發(fā)熱，經(jīng)檢查發(fā)現(xiàn)上電后cpld 的使用引腳沒定義，cpld狀態(tài)不定和sram同時(shí)訪問了總線。在cpld的應(yīng)用中，若 cpld中燒路過程序，則與dsp連接的腳在程序中都必須有定義。2.4 dsp與慢速外設(shè)通信c5402的處理速度非常快，通過軟件可編程等待狀態(tài)發(fā)生器（swssr）和軟件等待控制器（swsm）可以將外部總線周期擴(kuò)展到14個(gè)機(jī)器周期，以使 c5402與慢速外部設(shè)備接口。復(fù)

26、位時(shí)swssr7fffh，設(shè)置最長的等待周期，swcr中的swsm位為1時(shí)，等待周期數(shù)為2倍的swwsr設(shè)置值。當(dāng)c5402與需要多于14個(gè)等待周期的外部設(shè)備進(jìn)行數(shù)據(jù)交換時(shí)，通過軟件設(shè)置的等待時(shí)間不能滿足，這時(shí)要又到c5402的ready引腳，當(dāng)外設(shè)準(zhǔn)備好后，通過ready引腳告知c5402可以繼續(xù)進(jìn)行通信。3 主要外設(shè)的應(yīng)用3.1 多通道緩沖串口c5402 提供兩個(gè)高速、全雙工、多通道緩沖串行口。兩個(gè)緩沖串口可以同時(shí)接收和發(fā)送數(shù)據(jù)，中斷類型設(shè)為接收到數(shù)據(jù)或發(fā)送數(shù)據(jù)產(chǎn)生中斷。串口設(shè)置的主要關(guān)鍵時(shí)序（1）在保持rrst,xrst,frst各位為0的前提下配置好各寄存器，等待至少兩個(gè)clkr/x時(shí)

27、鐘周期以確保dsp內(nèi)部的同步。（2）可以向dxr裝載數(shù)據(jù)或使能dma。（3）使能grst（grst1）（如果使用內(nèi)部時(shí)鐘）。（4）使能rrst或xrst，注意此時(shí)要保證spcr僅此一位發(fā)生改變。（5）使能frst（如果需要dsp內(nèi)部產(chǎn)生幀同步）。（6）等待兩個(gè)clkr/x時(shí)鐘周期。c5402的配置十分靈活，可以設(shè)置不同位數(shù)傳送；a率和 率壓縮；高低位傳送的先后次序；中斷源的設(shè)置等。有些設(shè)置不一定固定，關(guān)鍵是在實(shí)際應(yīng)用中配合好各種情況。3.2 dma在不是要求數(shù)據(jù)同步的系統(tǒng)中，c5402工作在dma可以不占用cpu資源的情況下，實(shí)現(xiàn)dsp存儲器間數(shù)據(jù)的自由傳送。c5402有6個(gè)可獨(dú)立編程的 dm

28、a通道，每個(gè)dma通道受各自的5個(gè)16位寄存器控制： dmsrc、dmdst、dmctr、dmsfc、dmmcr。此外，dma的6個(gè)通道還受通道優(yōu)先級和使能控制寄存器dmprec控制。在這個(gè)寄存器中相應(yīng)的dprc位置1選擇相應(yīng)的通道為高優(yōu)先級，相應(yīng)的de位置1選通相應(yīng)的通道為使能通道并開始工作。注意設(shè)置dma模式工作時(shí)，在程序的開始要先不使能dma中斷優(yōu)先級，否則會產(chǎn)生程序混亂。若要求不同通道同時(shí)接收數(shù)據(jù)，各通道的參數(shù)可以單獨(dú)設(shè)置，但是通道優(yōu)先級要同時(shí)設(shè)，若分別設(shè)置通道優(yōu)先級則只能接收其中一路信號。3.3 主機(jī)接口hpic5402的hpi主機(jī)接口是由一個(gè)8位數(shù)據(jù)總線和用于設(shè)置和控制接口的控制信

29、號組成。由于c5402的控制功能不是非常強(qiáng)大，往往需另加一片單片機(jī)或cpld對系統(tǒng)的邏輯進(jìn)行實(shí)時(shí)控制，此時(shí)c5402作為從機(jī)。hpi很容易與各種主機(jī)相連，需要很少、甚至不需要外加邏輯。hpi口的數(shù)據(jù)傳輸由兩部分組成：內(nèi)部傳輸和外部傳輸。內(nèi)部傳送在hpi口寄存器和片內(nèi)ram之間進(jìn)行，外部傳送在主機(jī)和hpi口寄存器之間進(jìn)行。主機(jī)訪問hpi時(shí)，首先初始化hpic寄存器，然后初始化hpia寄存器，再從hpid寄存器中讀出或?qū)懭霐?shù)據(jù)。一般在 c5402的初始化程序中對hpic進(jìn)行初始化后就無需再對hpic進(jìn)行操作了，其余工作由主機(jī)完成。主機(jī)可通過hpic的dspint來中斷 c5402，而c5402通過

30、hpic的hint位發(fā)送中斷請求到主機(jī)。c5402的主機(jī)接口工作在hpi模式時(shí)hpiena必須置高，hpiena為低則hpi口作為一般i/o口用。c5402與at89c51的硬件連線如圖1圖1 at89c51與c5402的hpi接口圖 4 軟件設(shè)計(jì)應(yīng)注意的問題4.1 流水線沖突流水先沖突是 dsp特有的問題，對編程的代碼和時(shí)間的效率影響較大，編譯器發(fā)現(xiàn)不了這些問題。如果c5402系統(tǒng)的源程序是用c語言編寫的，經(jīng)過編譯后生成的代碼是沒有流水線沖突問題的；如果是匯編語言程序，凡是calu操作，或者是先在初始化期間就對mmr進(jìn)行設(shè)置也不會產(chǎn)生流水線沖突。然而在某些mmr寫操作中，如對mmr、st0、

31、st1、pmst等硬件資源進(jìn)行連續(xù)操作時(shí)，有可能造成流水線沖突。解決流水線沖突很簡單，只需加上幾個(gè)指令或nop空操作指令便可以。4.2 中斷源的處理c5402的中斷分為可屏蔽中斷和不可屏蔽中斷。對于軟件中斷和不可屏蔽中斷，cpu立即響應(yīng)，對于硬件中斷必須滿足三個(gè)條件：出現(xiàn)多個(gè)中斷時(shí)，此中斷的優(yōu)先級最高，st1中的intm位為0，允許中斷；imr中的相應(yīng)位為1，開放此中斷。設(shè)置好與中斷有關(guān)的寄存器后要設(shè)置中斷向量表，必須保證中斷向量表的位置與處理器模式狀態(tài)寄存器pmst中的中斷向量指針iptr相對應(yīng)，使iptr的9位地址指向128字的中斷向量所在的程序頁。中斷向量的地址是把中斷矢量號（031）左移兩位再加上pmst的中斷指針產(chǎn)生的。同時(shí)，中斷向量表要嚴(yán)格按照