低頻數(shù)字式相位測(cè)量?jī)x設(shè)計(jì)

1、低頻數(shù)字式相位測(cè)量?jī)x設(shè)計(jì)摘要：低頻數(shù)字式相位測(cè)量?jī)x由相位測(cè)量?jī)x、移相網(wǎng)絡(luò)兩部分構(gòu)成。本文簡(jiǎn)要分析了低頻信號(hào)的相位差測(cè)量原理，并以數(shù)字式相位測(cè)量方法為例介紹了低頻相位測(cè)量?jī)x的設(shè)計(jì)方法，該方法以單片機(jī)SPCE061A作為主控部件，以CPLD作為計(jì)數(shù)部件，構(gòu)成完備的測(cè)量系統(tǒng)。可以對(duì)100 Hz20 kHz頻率范圍的信號(hào)進(jìn)行頻率、相位等參數(shù)的精確測(cè)量，測(cè)相絕對(duì)誤差不大于1；采用液晶顯示器顯示被測(cè)信號(hào)的頻率、相位差。硬件結(jié)構(gòu)簡(jiǎn)單，軟件采用C語(yǔ)言實(shí)現(xiàn)，程序簡(jiǎn)單可讀寫性強(qiáng)，效率高。與傳統(tǒng)的電路系統(tǒng)相比，其有處理速度快、穩(wěn)定性高、性價(jià)比高的優(yōu)點(diǎn)。關(guān)鍵詞：低頻數(shù)字式相位測(cè)量?jī)x、CPLD、絕對(duì)誤差 系統(tǒng)設(shè)計(jì) 1.

2、1 設(shè)計(jì)思路 本系統(tǒng)要求設(shè)計(jì)一個(gè)低頻數(shù)字式相位測(cè)量?jī)x，由兩部分構(gòu)成：相位測(cè)量?jī)x、移相網(wǎng)絡(luò)。從函數(shù)信號(hào)發(fā)生器輸出的信號(hào)經(jīng)移相網(wǎng)絡(luò)產(chǎn)生兩路有相位差的正弦信號(hào)，再經(jīng)放大整形后產(chǎn)生方波信號(hào)，進(jìn)入FPGA進(jìn)行測(cè)頻、測(cè)相。同時(shí)FPGA的控制信號(hào)由單片機(jī)進(jìn)行控制。最后通過顯示器顯示結(jié)果。其原理框圖見圖1。顯示器單片機(jī)FPGA測(cè)相、測(cè)頻放大整形電路移相網(wǎng)絡(luò) 輸入 圖1 總體思路原理框圖 1.2 方案論證與選擇 1. 測(cè)頻方案論證與選擇 方案一：采用分頻段測(cè)頻、測(cè)周法 對(duì)于頻率為的正弦波信號(hào)，可采用傳統(tǒng)的測(cè)頻方法。先找出中界頻率，若，采用測(cè)頻法；若，采用測(cè)周法，然后根據(jù)關(guān)系求得。 方案二：采用等精度恒誤差測(cè)頻法

3、 高精度恒誤差原理方框圖如圖2所示，計(jì)數(shù)器1和計(jì)數(shù)器2均有使能端和清零端。控制電路產(chǎn)生的門控信號(hào)接到D觸發(fā)器的數(shù)據(jù)端D，觸發(fā)器的Q端接兩個(gè)計(jì)數(shù)器的使能端，控制兩計(jì)數(shù)器計(jì)數(shù)。輸入信號(hào)通過放大整形電路轉(zhuǎn)換成同頻率的方波，即為被測(cè)信號(hào)。設(shè)門控信號(hào)的時(shí)間寬度為，基準(zhǔn)信號(hào)的頻率為，被測(cè)信號(hào)的頻率為。測(cè)頻原理是：測(cè)頻開始前，首先發(fā)出一個(gè)清零信號(hào)，使兩計(jì)數(shù)器和觸發(fā)器置0，同時(shí)通過D觸發(fā)器Q端輸出的信號(hào)，禁止兩計(jì)數(shù)器計(jì)數(shù)。然后令門控信號(hào)CL為高電平，當(dāng)被測(cè)信號(hào)的上升沿到來時(shí)，D觸發(fā)器Q端置1，啟動(dòng)兩計(jì)數(shù)器計(jì)數(shù)。在這期間兩計(jì)數(shù)器對(duì)基準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)進(jìn)行計(jì)數(shù)。當(dāng)秒后，門控信號(hào)被置為低電平，直到隨后而至的被測(cè)信

4、號(hào)的上升沿到來時(shí)，將兩計(jì)數(shù)器同時(shí)關(guān)閉。 設(shè)在一次門控時(shí)間中對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為，對(duì)基準(zhǔn)信號(hào)的計(jì)數(shù)值為，由和可得： 這種方法稱為等精度測(cè)頻法，精度與被測(cè)信號(hào)頻率無關(guān)，無論低頻和高頻信號(hào)，其相對(duì)精度均為。因此增加可提高測(cè)量精度。 方案選擇：采用方案一的測(cè)量精度會(huì)隨被測(cè)信號(hào)頻率的下降而降低，即測(cè)量精度隨被測(cè)信號(hào)頻率的變化而變化，在實(shí)用中有較大的局限性。而方案二的測(cè)量精度與被測(cè)信號(hào)的頻率無關(guān)，且有較高的測(cè)量精度。因此本設(shè)計(jì)選擇方案二。 圖2 高精度恒誤差原理圖 2. 測(cè)相方案論證與選擇 方案一：?jiǎn)沃芷谟?jì)數(shù)法 將有相位差的兩路方波信號(hào)“異或”后作為閘門信號(hào)，在高電平時(shí)，利用外部基準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)，在下降沿

5、將數(shù)據(jù)讀出；在低電平時(shí)對(duì)計(jì)數(shù)器清0。設(shè)基準(zhǔn)信號(hào)頻率為，被測(cè)信號(hào)頻率為，計(jì)數(shù)值為N，則相位差pha為：Pha=360（Fx/Fs）N 方案二：定計(jì)數(shù)時(shí)間。將高頻時(shí)鐘與兩路信號(hào)“異或”后的信號(hào)進(jìn)行相與，在設(shè)定時(shí)間s內(nèi)利用跳變沿進(jìn)行計(jì)數(shù)。設(shè)高頻時(shí)鐘頻率為fc，計(jì)數(shù)值為N，則 Pha=180（N/sfc） 方案三：相位差-時(shí)間轉(zhuǎn)換法 設(shè)同頻不同初相的兩路信號(hào)A和B，UA=UAmsin（wt+1），UB=UBmsin（wt+2）。則UA與UB間的相位差x為x = 1- 2 將兩路輸入的正弦信號(hào)分別經(jīng)過放大整形形成方波,然后經(jīng)異或門鑒相,設(shè)整形后的兩路信號(hào)分別為IN1和IN2,鑒相器輸出的脈沖信號(hào)的占空比

6、與兩路輸入信號(hào)的相位差x成正比。即x=N1/（N1+N2）360。其中N1是高電平脈寬時(shí)間內(nèi)的計(jì)數(shù)值，N2是低電平脈寬時(shí)間內(nèi)的計(jì)數(shù)值。 3. 移相網(wǎng)絡(luò)方案論證與選擇 相位可以有數(shù)字移相和模擬移相兩種方案。 方案一：數(shù)字移相 單片機(jī)或FPGA控制高速ADC，對(duì)一個(gè)周期內(nèi)的信號(hào)進(jìn)行多次采樣，將數(shù)據(jù)保存在高速RAM中。然后根據(jù)需要移相的大小，對(duì)量化數(shù)據(jù)的地址加上一個(gè)相位偏移量后輸出。該方案的優(yōu)點(diǎn)是相移量可以很大（0360都可），并且精度高，數(shù)字控制方便。但是一個(gè)周期內(nèi)需要采樣較多點(diǎn)，對(duì)ADC速度、RAM速度要求很高。 方案二：模擬移相 由R、C組成移相網(wǎng)絡(luò)進(jìn)行移相。移相網(wǎng)絡(luò)的基本單元電路如圖3、4所

7、示。圖3為超前移相網(wǎng)絡(luò)，圖4為滯后移相網(wǎng)絡(luò)，通過運(yùn)放隔離后用電位器合成，可以得到-90+90任意相移角度。 圖3 超前移相網(wǎng)絡(luò) 圖4 滯后移相網(wǎng)絡(luò) 方案選擇：由于題目?jī)H要求-45+45的相移，方案一在一個(gè)周期內(nèi)需要采樣較多點(diǎn)，對(duì)ADC速度、RAM速度要求很高，考慮到成本和實(shí)現(xiàn)難易程度，我們采用方案二。2. 各模塊硬件設(shè)計(jì) 2.1 數(shù)字式相位測(cè)量?jī)x 2.1.1 小信號(hào)處理部分 由于輸入的兩路信號(hào)幅度不確定、波形不穩(wěn)定、邊沿不夠陡峭，而FPGA測(cè)頻測(cè)相是相對(duì)數(shù)字信號(hào)進(jìn)行的，因此必須對(duì)輸入信號(hào)進(jìn)行放大整形。電路圖及參數(shù)如圖5所示。圖5 整形放大電路圖 題目要求輸入阻抗100K，我們采用同相放大器，在

8、輸入端并一個(gè)100K的電阻，這樣滿足輸入阻抗要求。 2.1.2 測(cè)頻部分 傳統(tǒng)的測(cè)量方法中，測(cè)量精度受被測(cè)頻率的影響。由于待測(cè)信號(hào)的頻率范圍很大，所以我們?cè)O(shè)計(jì)了一種測(cè)量精度與頻率無關(guān)的硬件等精度測(cè)量方法。 預(yù)置門控信號(hào)CL、清零信號(hào)CLR、數(shù)據(jù)輸出通道選擇DSEL，2選1多路選擇器的通道選擇控制信號(hào)SPUL由單片機(jī)產(chǎn)生。預(yù)置門控信號(hào)的脈寬為Tpr的脈沖，計(jì)數(shù)器BZQ和計(jì)數(shù)器TSQ都是可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率信號(hào)從計(jì)數(shù)器BZQ的時(shí)鐘輸入端輸入，其頻率為Fs，經(jīng)整形后的信號(hào)從計(jì)數(shù)器TSQ的時(shí)鐘輸入端輸入，其頻率為Fx。當(dāng)預(yù)置門控信號(hào)為高電平時(shí)，經(jīng)整形后的被測(cè)信號(hào)的上升沿通過D觸發(fā)器的Q端同時(shí)啟動(dòng)計(jì)數(shù)器

9、BZQ、TSQ。計(jì)數(shù)器BZQ、TSQ分別對(duì)標(biāo)準(zhǔn)頻率信號(hào)和整形后的待測(cè)信號(hào)進(jìn)行計(jì)數(shù)；當(dāng)預(yù)置門控信號(hào)為低電平時(shí)，經(jīng)整形后的被測(cè)信號(hào)的一個(gè)上升沿將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)一次預(yù)置門控時(shí)間Tpr內(nèi)，被測(cè)信號(hào)的計(jì)數(shù)值為Nx、對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則得到下面的公式：Fx/Nx=Fs/Ns即 Fx=（Nx/Ns）Fs相對(duì)誤差公式為 =（2/Ns+Fs/Fs） 從上述公式可以看到，其測(cè)量精度與Ns和標(biāo)準(zhǔn)頻率精度有關(guān)，而與被測(cè)信號(hào)無關(guān)，這就保證了在低頻和高頻部分，頻率計(jì)的等精度。2.1.3 測(cè)相部分 對(duì)于兩路輸入信號(hào)，通過整形得到方波信號(hào)后，在FPGA內(nèi)先對(duì)其進(jìn)行“異或”操作，再在CPLD內(nèi)對(duì)異或后信號(hào)

10、的正、負(fù)脈沖寬度進(jìn)行計(jì)數(shù)。測(cè)相框圖如圖6所示。 其中BCLK為計(jì)數(shù)器的標(biāo)準(zhǔn)頻率，PA、PB為被測(cè)信號(hào)，CLR為清零信號(hào)，CL為門控信號(hào)，SPUL為數(shù)據(jù)選擇器通道選擇端。SEL為將64個(gè)數(shù)據(jù)分8次送入單片機(jī)的多路通道的數(shù)據(jù)選擇通道。START為單片機(jī)測(cè)頻控制信號(hào)，EENDA為單片機(jī)測(cè)相控制信號(hào)，DATA為64個(gè)數(shù)據(jù)分8組，每組8個(gè)送入單片機(jī)的數(shù)據(jù)。兩路同頻率不同相位的時(shí)鐘信號(hào)PA和PB通過鑒相后，輸出一路具有不同占空比的脈沖波形。其頻率與輸入頻率相同，而占空比與PA和PB的上升沿有關(guān)。顯然鑒相的脈寬等于PA和PB信號(hào)上升沿的時(shí)間差，這個(gè)時(shí)間差即為PA、PB間的相位差，它正好等于鑒相后脈沖的占空比

11、乘以360。 圖6 測(cè)相框圖2.2 移相網(wǎng)絡(luò) 移相網(wǎng)絡(luò)的電路圖見圖7，從圖中可以看到，當(dāng)w=w0時(shí)，超前和滯后網(wǎng)絡(luò)分別移相了45，如果將兩信號(hào)疊加，設(shè)A=Asin（wt+45），B=Bsin（wt-45），疊加后的信號(hào)C=Asin（wt+45）+ Bsin（wt-45） =（A2+B2）1/2sin（wt+） VAout = VINR10（R10為電位器R10的下部分） VBOUT = 2VR9R11（R11為電位器R11的下部分）其中，tan=（A-B）/（A+B），改變A和B的值就可以改變疊加后信號(hào)的相位，即調(diào)節(jié)電位器R9。通過調(diào)節(jié)電位器R10、R11改變輸出信號(hào)幅度。 圖7 移相網(wǎng)絡(luò)電路

12、圖 只有輸入信號(hào)的頻率與RC網(wǎng)絡(luò)的諧振頻率相同時(shí)，才有45相移，所以當(dāng)輸入信號(hào)頻率改變時(shí)，RC網(wǎng)絡(luò)也應(yīng)當(dāng)有不同的頻率。根據(jù)公式f=1/2RC可得： R=1/2Cf取電容為0.1uf，根據(jù)上面的公式，當(dāng)輸入信號(hào)頻率f=100Hz時(shí)，R=16K；當(dāng)f=1KHz時(shí)，R=1.6K；當(dāng)f=10KHz時(shí)，R=160。因?yàn)檩敵鲂盘?hào)C的幅度有所下降,所以在輸出后采用同相放大器,放大倍數(shù)為2。因?yàn)轭}目要求最后的輸出信號(hào)峰峰值在0.35V內(nèi)變換，因此最后接電位器進(jìn)行幅度調(diào)節(jié)。3. 軟件設(shè)計(jì) 單片機(jī)程序采用C語(yǔ)言，在unSP IDE環(huán)境下編譯。FPGA在Quartus 6.0下調(diào)試，采用原理圖編輯法輸入。3.1 E

13、DA部分 相位測(cè)量?jī)x部分采用GWDD6C型CPLD編程下載。內(nèi)部的原理圖見圖7測(cè)相框圖所示。3.2 單片機(jī)部分 相位測(cè)量?jī)x既要測(cè)頻又要測(cè)相，所以決定先測(cè)頻，后測(cè)相。單片機(jī)主要進(jìn)行頻率和相位差的計(jì)算、控制FPGA64位數(shù)據(jù)的輸出、相位差正負(fù)的判斷和液晶的顯示。根據(jù)計(jì)算相位差公式計(jì)算出兩路輸入信號(hào)的相位差，再由“超前/滯后”信號(hào)確定顯示的內(nèi)容。當(dāng)相位超前時(shí)，顯示相位差為x，若相位滯后，顯示相位差為360 x。為了提高測(cè)量精度而設(shè)計(jì)任務(wù)中對(duì)測(cè)量的時(shí)間并無時(shí)間要求，我們采用浮點(diǎn)數(shù)進(jìn)行運(yùn)算。4. 系統(tǒng)調(diào)試與結(jié)果分析 4.1 測(cè)試儀器 DF1071函數(shù)信號(hào)發(fā)生器 +5V直流穩(wěn)壓源 DS 5062M示波器

14、CPLD及其開發(fā)板 凌陽(yáng)SPCE061A單片機(jī)及其開發(fā)系統(tǒng) 4.2 測(cè)試方法 將移相網(wǎng)絡(luò)的兩路輸出信號(hào)接到整形放大電路的兩路輸入端，整形后的電路經(jīng)過異或門后與EDA小系統(tǒng)的TCLK相連，將單片機(jī)上的控制信號(hào)CLR、CL、SPUL、SEL2.0端分別與EDA小系統(tǒng)的CLR、CL、SPUL、SEL2.0端相連，EDA小系統(tǒng)輸出的START、EEND、DATA7.0與單片機(jī)相連。同時(shí)單片機(jī)接液晶顯示器，用來顯示被測(cè)信號(hào)的頻率、相位差。 4.3 測(cè)試結(jié)果及分析 測(cè)試結(jié)果見表1。表移相網(wǎng)絡(luò)測(cè)試結(jié)果頻率移相范圍()峰峰值(V)100Hz-50.4-50.41.30V1KHz-43.2-50.41.28V1

15、0KHz-46.45-49.351.04V 移相網(wǎng)絡(luò)輸出的兩路移相信號(hào)的角度與題目要求的有一定的差距，尤其是B滯后的相位，但超前相位能夠滿足要求，并且比要求的更好，此外，兩路移相信號(hào)的峰峰值的范圍為3555.2mV7.48V，完全滿足題目所要求的0 .3V5V范圍。出現(xiàn)上述差距的原因有輸出波形受輸入波形的影響，而輸入信號(hào)為函數(shù)信號(hào)發(fā)生器，輸出的頻率和幅度都會(huì)有跳變；此外，移相角度隨所接負(fù)載和時(shí)間等因素的影響而產(chǎn)生漂移。5. 總結(jié) 本設(shè)計(jì)以單片機(jī)SPCE061A作為主控部件，以CPLD作為計(jì)數(shù)部件，構(gòu)成完備的測(cè)量系統(tǒng)，并且介紹了測(cè)頻、測(cè)相的原理和方法，顯示部分采用液晶顯示器，有良好的人機(jī)界面友好

16、。硬件結(jié)構(gòu)簡(jiǎn)單，軟件采用C語(yǔ)言實(shí)現(xiàn)，程序簡(jiǎn)單可讀寫性強(qiáng)，效率高。測(cè)試結(jié)果基本上達(dá)到了指標(biāo)要求。 不過在設(shè)計(jì)過程中遇到了很多困難，特別是單片機(jī)部分，控制信號(hào)不易產(chǎn)生，且延時(shí)不易控制。通過一步一步的調(diào)試、試驗(yàn)，達(dá)到了要求。參考文獻(xiàn)1 潘松黃繼業(yè)編著EDA技術(shù)實(shí)用教程（第二版）科學(xué)出版社2007年月2 凌陽(yáng)科技大學(xué)計(jì)劃編著凌陽(yáng)單片機(jī)在大學(xué)生電子設(shè)計(jì)大賽中的應(yīng)用北京航空航天大學(xué)出版社2005年6月3 高吉祥主編全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽培訓(xùn)系列教程電子儀器儀表設(shè)計(jì)電子工業(yè)出版社 附錄：.元器件清單：元器件名稱數(shù)量（個(gè)）元器件名稱數(shù)量（個(gè)）LF3532LM3931LM3584HD74LS04P2撥碼開關(guān)（路

17、）SN74LS00N1滑動(dòng)變阻器(20K)3SPLC501液晶摸組IN41484GWDVPB開發(fā)板1. 程序：#include spce061a.h#include SPLC501User.h/包含SPLC501液晶模組驅(qū)動(dòng)程序的用戶接口API函數(shù)聲明的頭文件#include data.h #include spce061a.h#define sel0 0x0001 /定義AD9851與SPCE061A的接口#define sel1 0x0002#define sel2 0x0004 #define SPUL 0x0008 #define CLR 0x0010 /A口的05#define CL

18、 0x0020 #define Set_IOA_Bit(x) (*P_IOA_Data = *P_IOA_Buffer | x) /置高#define Clear_IOA_Bit(x) (*P_IOA_Data = *P_IOA_Buffer & x) /置低#define Set_IOB_Bit(x) (*P_IOB_Data = *P_IOB_Buffer | x) /置高#define Clear_IOB_Bit(x) (*P_IOB_Data = *P_IOB_Buffer & x) /置低int delay();void danpian();void main() unsigned

19、long int r1,r2,r3,r4,r5,f2,f4,f=,i=0; unsigned int a,b,c,d,e; unsigned long int k; float n1,n2,n3; LCD501_Init(0x00); /液晶顯示初始化 *P_Watchdog_Clear=1; /清看門狗操作 dsp1(0x1d,0x1d,0x1d,0x1d,0x0); /開始顯示零 dsp2(0x1d,0x1d,0x1d,0x1d,0x0); *P_IOA_Dir=0xffff; / IOA158作為輸出給液 A口的05位輸出控制信號(hào) *P_IOA_Attrib=0xffff; *P_IOA

20、_Data=0x0007;*P_IOA_Data|=0x0007; *P_IOB_Dir=0x0070; /158由FPGA輸入數(shù)據(jù)，64位輸出ep,rw,a0給液 3輸入Q 0,1位輸入START ，END *P_IOB_Attrib=0x0070; *P_IOB_Data|=0x0000; while(1) Set_IOA_Bit(SPUL); Set_IOA_Bit(CLR);for(i=0;i10;i+)*P_Watchdog_Clear=0x0001; Clear_IOA_Bit(CLR); Set_IOA_Bit(CL); for(i=0;i200;i+)/000 *P_Watch

21、dog_Clear=0x0001; Clear_IOA_Bit(CL); if(*P_IOB_Data &0x0001)=0) /START 1 BIANWEI 0 r2=*P_IOB_Data; r2=*P_IOB_Data &0xff00; r2=r216;/當(dāng)SEL 為111把最高8位給R1的最高8位 Clear_IOA_Bit(sel0); r4=*P_IOB_Data & 0xff00; r4=r48; r3=r2 | r1; n2=r3; /被測(cè)頻率 Clear_IOA_Bit(sel2); Set_IOA_Bit(sel0); Set_IOA_Bit(sel1); r1=*P_I

22、OB_Data &0xff00;r1=r116; Clear_IOA_Bit(sel0); r2=*P_IOB_Data &0xff00;r2=r28; r4=r2 | r1; n1=r4; /標(biāo)準(zhǔn)頻率； f2= f* (n2 /n1); k=f2; if(k!=0) a=k%10; k=k/10; if(k!=0) b=k%10; k=k/10; if(k!=0) c=k%10; k=k/10; if(k!=0) d=k%10; k=k/10; if(k!=0) e=k%10; k=k/10; dsp1(e,d,c,b,a); else dsp1(0x1d,d,c,b,a); else ds

23、p1(0x1d,0x1d,c,b,a); else dsp1(0x1d,0x1d,0x1d,b,a); else dsp1(0x1d,0x1d,0x1d,0x1d,a); *P_Watchdog_Clear=1; for(i=0;i50;i+) *P_Watchdog_Clear=0x0001; Set_IOA_Bit(CLR); for(i=0;i50;i+) *P_Watchdog_Clear=0x0001; Clear_IOA_Bit(CLR); Clear_IOA_Bit(SPUL); Set_IOA_Bit(CL); if (*P_IOB_Data & 0x0002) /end 0B

24、IANWEI 1 Set_IOA_Bit(sel0); Set_IOA_Bit(sel1); Set_IOA_Bit(sel2); r2=*P_IOB_Data &0xff00;r2=r216;/當(dāng)SEL 為111把最高8位給R1的最高8位 Clear_IOA_Bit(sel0); r1=*P_IOB_Data &0xff00;r1=r18; r3=r2 | r4; n3=r3; /t=n3/f; /T被測(cè)信號(hào)的正脈寬，T一個(gè)周期的脈寬 f4=360*(n2*n3)/n1); /if(*P_IOB_Data &0x0008) /f4=f4; /else f4=360-f4; k=f4; if(k!=0) a=k%10;