2_計算機的邏輯部件

1、第二章 計算機的邏輯部件2.1 計算機中常用的組合邏輯電路2.2 時序邏輯電路2.3 陣列邏輯電路學習目的1快速復習三態(tài)電路和異或門。2掌握計算機中常用的組合邏輯電路，尤其是算術(shù)邏輯單元的組成、工作原理和先行進位的方法。3了解時序邏輯電路。4基本掌握陣列邏輯電路的組成、工作原理和解決問題的方案。 本章重難點重點：常用邏輯電路的功能、原理1、加法器(串行加法器和并行加法器)2、ALU的功能和機構(gòu)3、觸發(fā)器、寄存器4、譯碼器難點：ALU原理2.1 計算機中常用的組合邏輯電路 邏輯電路的輸出狀態(tài)僅和當時的輸入狀態(tài)有關(guān)，而與過去的輸入狀態(tài)無關(guān)，稱這種邏輯電路為組合邏輯電路。常見的組合電路有加法器、算術(shù)

2、邏輯單元算術(shù)邏輯單元、譯碼器、數(shù)據(jù)選擇器等。第二章 計算機的邏輯部件2.1.1 三態(tài)電路 三態(tài)：正常0態(tài)，正常1態(tài)，高阻態(tài)Z 三態(tài)結(jié)構(gòu)：既可以把輸出“線與”（對正邏輯而言）在一起去驅(qū)動總線，又具有圖騰柱輸出(Totem pole)結(jié)構(gòu)優(yōu)點的輸出結(jié)構(gòu)。 三態(tài)反相門的功能表及邏輯圖： P24 圖2.1 P25圖2.2 幾組參數(shù)：P24-252.1.2 異或門及其應(yīng)用1.可控原/反碼輸出電路功能表和邏輯圖2.半加器 （詳見2.1.3）3.數(shù)碼比較器（1）四位比較器（2）八位比較器4.奇偶檢測電路5.常用的異或運算 Xn Yn Hn 0 0 0 0 1 1 1 0 1 1 1 02.1.3 加法器加法

3、器1.半加器半加器(不考慮進位不考慮進位)半加器XnYnHnnnnnnnnYXYXYXH_兩數(shù)碼為Xn、Yn,半加和為Hn功能表(P28)反相器、或非門異或門2. 全加器全加器(1)一位全加器一位全加器111_1_1_nnnnnnnnnnnnnnnnCYXCYXCYXCYXCYXF111_1_1_)(nnnnnnnnnnnnnnnnnnCYXYXCYXCYXCYXCYXC全加器XnYnCn-1FnCnXn、Yn、Cn-1Fn和 Cn進位特點：輸入均取反，特點：輸入均取反，輸出也均為反碼輸出也均為反碼(2)串行多位加法器 Xn YnCn-1 Cn FnX1 Y1 F1C0C1 Xn YnCn-1

4、 Cn FnX2 Y2 Xn YnCn-1 Cn Fn Xn YnCn-1 Cn FnC2C3C4X3 Y3X4 Y4 F2 F3 F4n個全加器相連可得n位加法器，但加法時間較長，因為位間進位是串行傳送的，本位全加和Fi必須等低位進位Ci-1來到后才能進行，加法時間與位數(shù)有關(guān)。只有改變進位逐傳送的路徑，才能提高加法器工作速度。解決辦法之一：采用采用“超前進位產(chǎn)生電路超前進位產(chǎn)生電路”，來同時產(chǎn)生各位，來同時產(chǎn)生各位進位，從而實現(xiàn)快速加法，進位，從而實現(xiàn)快速加法，這種加法器稱為“超前進位加法器”。超前進位產(chǎn)生電路是根據(jù)各進位的形成條件來實現(xiàn)的。C1的形成：的形成：1）X1、Y1均為均為“1”2

5、）X1、Y1任一個為任一個為“1”，且進位，且進位C0為為“1”C1 = X1Y1 + (X1 + Y1)C0C2的形成：的形成：1） X2、Y2均為均為“1”2）X2、Y2任一個為任一個為“1”，X1和和Y1均為均為“1” 3）X2、Y2任一個為任一個為“1”， X1、Y1任一個為任一個為“1”且進位且進位C0為為“1”C2 = X2Y2 + (X2 + Y2)C1 = X2Y2 + (X2 + Y2)X1Y1 + (X2 + Y2)(X1 + Y1)C0同理可得同理可得C3、C4 C3 = X3Y3 + (X3 + Y3)C2 = X3Y3 + (X3 + Y3)X2Y2 + (X3 +

6、Y3)(X2 + Y2)X1Y1+ (X3 + Y3)(X2 + Y2)(X1 + Y1)C0 C4 = X4Y4 + (X4 + Y4)C3 = X4Y4 + (X4 + Y4)X3Y3 + (X4 + Y4) (X3 + Y3)X2Y2 + (X4 + Y4) (X3 + Y3)(X2 + Y2)X1Y1 + (X4 + Y4) (X3 + Y3)(X2 + Y2)(X1 + Y1)C0（3）超前進位多位加法器 引入進位傳遞函數(shù)進位傳遞函數(shù)Pi = Xi + Yi兩輸入中有一個為“1”，若有進位輸入，則本位向高位傳送進位，這個進位可看成是低位進位越過本位直接向高位傳遞的。 引入進位產(chǎn)生函數(shù)

7、進位產(chǎn)生函數(shù)Gi = XiYi當兩輸入均為“1”時，不管有無進位，定會產(chǎn)生向高位的進位。用P1P4、G1G4代入C1C4得： C1 = G1 + P1C0 C2 = G2 + P2G1 + P2P1C0 C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0 C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1 + P4P3P2P1C0用“與非”、“或非”、“與或非”形式改寫成如下形式：*證明：C1也可用此方法證明。其余而CCYXYXC42011101111111111111011111)(CCGPCCGPCYXYXGYXYXP由上式畫出“超前進位產(chǎn)生電路”及“四

8、位超前進位加法器”的邏輯圖如下。只要只要X X1 1XX4 4,Y,Y1 1YY4 4和和C C0 0同時到來，就可同時到來，就可幾乎同時形成幾乎同時形成C C1 1CC4 4和和F F1 1FF4 4. .CYXF0111)(2.1.4 ALU部件（部件（Arithmetic and logical unit） ALU是一種功能較強的組合電路。它能實現(xiàn)多種算實現(xiàn)多種算術(shù)運算和邏輯運算術(shù)運算和邏輯運算。ALU的基本組合邏輯結(jié)構(gòu)是超基本組合邏輯結(jié)構(gòu)是超前進位加法器前進位加法器，通過改變改變加法器的Gi和Pi來獲得多種獲得多種運算能力運算能力。 下面通過介紹SN74181型四位ALU中規(guī)模集成電路

9、來介紹ALU的原理。 YXGPiiiiA3A0 、B3B0:參加運算的兩個數(shù)參加運算的兩個數(shù)Cn:ALU 最低位進位輸入最低位進位輸入F3F0:運算結(jié)果（下標運算結(jié)果（下標3：最高位，下標：最高位，下標0：最低位）：最低位）S0S3:運算選擇控制端運算選擇控制端M:狀態(tài)控制端狀態(tài)控制端1.功能表能執(zhí)行16種算術(shù)、16種邏輯運算。加：算術(shù)加+:邏輯加（或）2.原理（1）可以*證明證明*進位傳遞函數(shù)Pi和進位產(chǎn)生函數(shù)Gi有如下的特點：Pi+Gi=Pi, PiGi=Gi （2）令A(yù)LU的“二與或非門”（14）及“三與或非門”（58）的輸出分別為Pi、Gi. 它們的表達式為：同樣可以證明現(xiàn)在的Pi、G

10、i同樣滿足（1）的特點。這樣可以把ALU的“二與或非門”及“三與或非門”（含Bi反相門）看成是實現(xiàn)以看成是實現(xiàn)以Xi、Yi為輸入的進位傳遞函數(shù)的為輸入的進位傳遞函數(shù)的“或或”門及進位產(chǎn)生函數(shù)的門及進位產(chǎn)生函數(shù)的“與與”門。門。YXGPiiiiSBSBAGSBASBAPiiiiiiiii1032YXYXYXYXYXYXYXYXYXYXYXYXYXGPGYXYXYXYXYXGPPYXYXYXGPYXGYXPiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiii)()3()2()1(:(證明當GSBSBASBSBSBSBASBSBASBASB

11、ASBSBASBASBAGPPSBASBASSBASSBASBSBASBASBASBSBASBASBAGPiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiii1010321032103232031210321032)1 ()()1 ()1 ()(證明：（3）Xi、Yi與 Ai、Bi的對應(yīng)關(guān)系如下：YXSBSBAGYXSBASBAPiiiiiiiiiiiii1032上式中S3S2S1S0一旦確定，Xi、Yi 同Ai、Bi的關(guān)系就可確定。例： S3S2S1S0=HLLH時（1001）則：ABiiiiiiiiiiiiiiiiYXBYAXYXBAYXBA

12、或于是以Ai、Bi為輸入的結(jié)構(gòu)復雜的ALU可改為以Xi、Yi為輸入的結(jié)構(gòu)簡單的電路。下面討論它的邏輯功能下面討論它的邏輯功能（1）ML因為：1）異或門G21、G23、G25、G27是實現(xiàn)以Xi、Yi為輸入的半加。（如：G21的輸出為：P0G0 X0Y0 ）2）G13G16、G19的輸出是實現(xiàn)YXGPiiii:3210CCCCCn、Cn00014CPGG的輸出為：如：3）電路輸出F3F0:是X3X0及Y3Y0及低位進位Cn全加和的反碼，即：YXCFiiii1等價它與）為：的輸出（即：YXYXYXGPGn0000n00n00n0022CCCCFF（2）MHG13G16輸出均為1，位間不發(fā)生關(guān)系。F

13、0F3為：YXYXGPFiiiiiii11綜上所述，對于正邏輯ML時，ALU是以X3X0、Y3Y0及Cn為輸入，輸出接一組反相器的4位快速加法器。 四位加法器0 1 23 F0 F1 F2 F3 X0 Y0 X1 Y1 X2 Y2 X3 Y3CnCn+4M=H X0 Y0 X1 Y1 X2 Y2 X3 X3 F0 F1 F2 F3 ALUALU是以是以X Xi i、Y Yi i 為輸入的異或非門。為輸入的異或非門?；谏鲜鑫覀兎治鯝LU的邏輯功能S3S2S1S0=HLLH(1)將S3S2S1S0=1001代入：得： 解得：（2）M=H 此時執(zhí)行了異或非操作。 YXSBSBAGYXSBASBAP

14、iiiiiiiiiiiii1032YXBAYXBAiiiiiiiiBYAXiiiiBABAYXFiiiiiii（3）M=L AAAAAAAACBAC012301231111,的全加和、此處即為：的全加和、為、niiniiiYX當C Cn n=1=1時，BAF111111114)(11111000111111111BBBBAAAAFFFFBBBBAAAABBBBAAAABBBBAAAA012301230123012301230123012301230123012301230123加記為：加）加（位取加）加）加（1BAF00011111000111114)(1111011111111BBBBAAA

15、AFFFFBBBBAAAABBBBAAAABBBBAAAA012301230123012301230123012301230123012301230123加加記為：加加）加加（位取加）加（當當C Cn n=0=0時，時，例： S3S2S1S0=LLLL(1)將S3S2S1S0=0000代入：YXSBSBAGYXSBASBAPiiiiiiiiiiiii1032得：AYXYXiiiii1解得：11XYiiiiiiAYAX或：（2）M=HAAYXFiiiii1此時執(zhí)行了求A的反碼的功能，記為：A（3）M=LAF11111000000011111121AF110000)1(11111111110000

16、1111111111110101230123012301230123401230123012301234012301230123012340123012301230123CAAAAAAAA記為：加加加）記為：加加）加）（加（）加（加）位取位取位取AAAAFFFFAAAAAAAAAAAAAAAAAAAAFFFFAAAAnn3.用4片74181電路可組成16位ALUCn Cn+4Cn Cn+4Cn Cn+4Cn Cn+4Cn0123片內(nèi)進位快速，但片間進位是逐片傳遞的，由此形成F0F15的時間還是比較長。若把16位ALU中的每四位作為一組，用位間快速進位的形成方法來實現(xiàn)16位ALU中“組間快速進位

17、”，那么就能得到16位快速ALU。分析：組內(nèi)并行、組間并行分析：組內(nèi)并行、組間并行 設(shè)設(shè)16位加法器，位加法器，4位一組，分為位一組，分為4組：組：4位位4位位4位位4位位 第第4組組 第第3組組 第第2組組 第第1組組C16 C13 C12 C9 C8 C5 C4 C1C0C16 C12 C8 C4 1）第1組進位邏輯式 組內(nèi)： C1 = G1 + P1C0 C2 = G2 + P2G1 + P2P1C0 C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0 組間： C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1 + P4P3P2P1C0GIPI所以 C

18、I = GI + PIC0組間進位傳遞函數(shù)組間進位產(chǎn)生函數(shù) 2）第2組進位邏輯式 組內(nèi)： C5 = G5 + P5CI C6 = G6 + P6G5 + P6P5CI C7 = G7 + P7G6 + P7P6G5 + P7P6P5CI 組間： C8 = G8 + P8G7 + P8P7G6 + P8P7P6G5 + P8P7P6P5CIGP所以 C = G + PCI 3）第3組進位邏輯式 組內(nèi)： C9 = G9 + P9C C10 = G10 + P10G9 + P10P9C C11 = G11 + P11G10 + P11P10G9 + P11P10P9C 組間： C12 = G12 +

19、 P12G11 + P12P11G10 + P12P11P10G9 + P12P11P10P9CGP所以所以 C = G + P C 4）第4組進位邏輯式 組內(nèi)： C13 = G13 + P13C C14 = G14 + P14G13 + P14P13C C15 = G15 + P15G14 + P15P14G13 + P15P14P13C 組間： C16 = G16 + P16G15 + P16P15G14 + P16P15P14G13 + P16P15P14P13CGP所以所以 C = G + PC 5）各組間進位邏輯CI = GI + PIC0C = G + PCIC = G + P C

20、C = G + PC = G + PGI + PPIC0 = G + P G + P PGI + P PPIC0 = G + P G + PP G + P P PGI + PP PPIC0 6）結(jié)構(gòu)示意4 14 1 8 58 5 12 912 9 16 1316 13 組間進位鏈組間進位鏈A8. . . . A5 B8 . . . . B5A4 . . . . A1 B4 . . . . B1A12 . . . . A9 B12 . . . . B9A16 . . . . A13 B16 . . . . B13CoCG P G P G P GI PI C3 1C15 13 C11 9 C7 5

21、 C C CI A8. . . . A5 B8 . . . . B5A4 . . . . A1 B4 . . . . B1A12 . . . . A9 B12 . . . . B9A16 . . . . A13 B16 . . . . B13CoG P G P G P GI PI C3 1C C C CI C15 13 C11 9 C7 5 7）進位傳遞過程）進位傳遞過程Ai、Bi、C0G、P. .GI、PI、C、C、C、CI C3 1C15 13、C11 9、C7 5 GIVPIVGIIIPIIIGIIPIIGIPI74182CIIICIICIC0 741817418174181741817

22、4181:實現(xiàn)算術(shù)邏輯運算及實現(xiàn)算術(shù)邏輯運算及組內(nèi)并行組內(nèi)并行。74182：接收了組間的輔助函數(shù)后，產(chǎn)生組間：接收了組間的輔助函數(shù)后，產(chǎn)生組間 的并行進位信號的并行進位信號CIII 、CII 、CI，分分 別將其送到各小組的加法器上別將其送到各小組的加法器上一個一個16位的位的ALU部件，要實現(xiàn)組內(nèi)并行，組部件，要實現(xiàn)組內(nèi)并行，組間并行運算。間并行運算。 所需器件為：所需器件為：74181芯片四塊，芯片四塊，74182一塊一塊三、譯碼器：（P34）輸入：輸入：n n個個輸出：輸出：2 2n n74LS138:3-8譯碼器四、數(shù)據(jù)選擇器：（P35）M M選一（選一（n n個地址控制端個地址控制端

23、子）子）M=2M=2n n8選1據(jù)選擇器（P35）2.2 時序邏輯電路 時序邏輯電路不但與當前的輸入狀態(tài)有關(guān)，而且還與電路以前的輸入狀態(tài)有關(guān)。時序電路內(nèi)必須有存儲信息的記憶元件-觸發(fā)器。 2.2.1 2.2.1 觸發(fā)器觸發(fā)器 按按有無動作的統(tǒng)一時間節(jié)拍有無動作的統(tǒng)一時間節(jié)拍（時鐘脈沖）來分（時鐘脈沖）來分: :有有基基本本觸發(fā)器（無時鐘觸發(fā)器）和觸發(fā)器（無時鐘觸發(fā)器）和時鐘時鐘觸發(fā)器。觸發(fā)器。 按按電路的結(jié)構(gòu)電路的結(jié)構(gòu)來分來分: :有有主從主從觸發(fā)器、觸發(fā)器、維持阻塞維持阻塞觸發(fā)器、觸發(fā)器、邊沿邊沿觸發(fā)器和觸發(fā)器和主從型邊沿主從型邊沿觸發(fā)器等。觸發(fā)器等。 按按邏輯功能邏輯功能來分來分: :有有

24、 RSRS 觸發(fā)器、觸發(fā)器、D D 觸發(fā)器、觸發(fā)器、JKJK 觸觸發(fā)器、發(fā)器、T T 觸發(fā)器、觸發(fā)器、TT觸發(fā)器。觸發(fā)器。 （1）電位觸發(fā)方式觸發(fā)器（D鎖存器） E D Q Q 1 0 1 1 0 0 1 1 0 Q0 Q0Q QD EQ QD E D EQ QEDQQ的區(qū)域是修改有效區(qū) （2）邊沿觸發(fā)方式觸發(fā)器（D觸發(fā)器） 原理分析較復雜，我們只記住功能表。 Rd Sd CP D Q Q 0 1 1 0 1 1 0 1 1 1 0 1 1 0 0 1 1 0Q QRD SDD CPQ QD CPRD SD集成正沿雙D觸發(fā)器 CLKDSD RD QQ 觸發(fā)上升沿集成正沿4D觸發(fā)器（3）主-從觸

25、發(fā)方式觸發(fā)器（J-K觸發(fā)器） 主-從觸發(fā)器基本上是由兩個電位觸發(fā)器級聯(lián)而成的，接收輸入數(shù)據(jù)的是主觸發(fā)器，接收主觸發(fā)器輸出的是從觸發(fā)器，主、從觸發(fā)器的同步控制信號是互補的。 Rd Sd CP J K Q Q 0 1 1 0 0 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 0 1 1 0 不穩(wěn)定 保持 1 0 0 1 計數(shù)nnnQKQJ11Q2.2.2 寄存器和移位寄存器 寄存器是計算機的一個重要部件，用于暫存數(shù)據(jù)、指令等。它由觸發(fā)器和一些控制門組成。在寄存器中，常用的是正邊沿觸發(fā)D觸發(fā)器和鎖存器。 時鐘清除74LS374：帶三態(tài)輸出的8D邊沿觸發(fā)器74LS273：帶清除功

26、能的8D邊沿觸發(fā)器74LS374內(nèi)部：輸出帶三態(tài)門74LS373：鎖存器 74LS373： 8D電平觸發(fā)器G輸出控制 在計算機中常要求寄存器有移位功能。如在進行乘法時，要求將部分積右移；在將并行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時也需移位。有移位功能的寄存器稱為移位寄存器。 Q Q D CPQ4 Q Q D CPQ3 Q Q D CPQ2 Q Q D CPQ1 CK 移位輸出移位輸入 Q Q D CPQ4 Q Q D CPQ3 Q Q D CPQ2 Q Q D CPQ1 CK 移位輸出移位輸入 雙向四位移位寄存器。它有左移、右移、并行輸入及保持功能，采用主-從R-S觸發(fā)器作寄存元件。 移位器：74LS299

27、右移左移時鐘清零2.2.3 計數(shù)器 計數(shù)器是計算機、數(shù)字儀表中常用的一種電路。 計數(shù)器按時鐘作用方式來分，有和兩大類。 中，高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的，結(jié)構(gòu)簡單。 中，各觸發(fā)器的時鐘信號是由同一脈沖來提供的，因此，各觸發(fā)器是同時翻轉(zhuǎn)的，它的工作頻率比異步計數(shù)器高，但結(jié)構(gòu)較復雜。計數(shù)器按計數(shù)順序來分，有二進制、十進制兩大類。在計算機中較少使用異步計數(shù)器，這里著重介紹有并行輸入數(shù)據(jù)功能的正向同步十進制計數(shù)器。 用J一K觸發(fā)器構(gòu)成的同步十進制集成化計數(shù)器。同步計數(shù)器是采用快速進位方式來計數(shù)的，觸發(fā)器及實現(xiàn)快速進位的邏輯電路是它的核心。當前狀態(tài)用Q表示，下一個狀態(tài)用Q表示。由于

28、計數(shù)器只有保持和計數(shù)兩種狀態(tài)，所以J=K=0 是保持、 J=K=1 是計數(shù)設(shè) JA=KA=A； JB=KB=B； JC=KC=C； JD=KD=D；QD QC QB QA QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 D C B A 0 0 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0

29、0 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 紅色：B綠色：C藍色：DnnnQKQJ11Q 0000001001QBQAQDQC00 01 11 1000011110D0010001000QBQAQDQC00 01 11 1000011110C0110011000QBQAQDQC00 01 11 1000011110B1111111111QBQAQDQC00 01 11 1000011110AJD=KD=QDQA+ QCQBQAJC=KC=QBQAJB=KB=QDQAJA=KA=1 J-K觸發(fā)器組成的十進制計數(shù)器：QD QDJ CP KQC QCJ

30、 CP KQB QBJ CP KQA QAJ CP K1CKnnnQKQJ11Q十進制同步計數(shù)器 進位輸出清零置數(shù)時鐘同步計數(shù)器的擴展方法 2.3 陣列邏輯電路 陣列邏輯電路近年來得到了迅速的發(fā)展?！瓣嚵小笔侵高壿嬙诠栊酒弦躁嚵行问脚帕?，這種電路具有設(shè)計方便、芯片面積小、產(chǎn)品成品率高、用戶自編程、減少系統(tǒng)的硬件規(guī)模等優(yōu)點常見的陣列邏輯電路有： 讀寫存儲器(random access memory，簡稱RAM)在主存儲器一章中 將詳細介紹它的原理與使用。只讀存儲器(read only memory，簡稱ROM)可編程序邏輯陣列(programmable logic array，簡稱PLA)

31、可編程序陣列邏輯(programmable array logic，簡稱PAL)通用陣列邏輯(general array logic，簡稱GAL)門陣列(gate array，簡稱GA)宏單元陣列(macrocell array，簡稱MA)可編程門陣列(programmable gate array，簡稱PGA)一般把除讀寫存儲器的陣列邏輯電路統(tǒng)稱為可編程序邏輯器件(programmable logic devices，簡稱PLD)。在本節(jié)中將介紹ROM，PAL，PLA，GAL等器件。一、只讀存儲器 ROM: (P43) ROM 的結(jié)構(gòu)： 只讀存儲器(read only memory，簡稱RO

32、M)也是一類重要的陣列邏輯電路。在計算機中，常常要存儲固定的信息(如監(jiān)控程序、函數(shù)、常數(shù)等)。ROM主要由全譯碼的地址譯碼器和存儲單元體組成，前者是一種“與”陣列（組成全部地址的最小項 ），后者則是“或”陣列，它們都以陣列形式排列。存儲體中寫入的信息是由用戶事先決定的，因此是“用戶可編程”的，而地址譯碼器則是“用戶不可編程”的。 ROM的類型：1）PROM：熔絲型；一次熔斷，不能更改。（2）EPROM或E2PROM：紫外線擦除或電擦除型，可反復修改。MROM：掩模型，制造廠商制造時同時做好。 熔絲型8*4ROM原理圖： ROM結(jié)構(gòu)的另一種表示形式：二、可編程序邏輯陣列 PLA (P45) 可編程序邏輯陣列(programmable logic array，簡稱PLA)是ROM的變種，也可以說是一種新型的ROM。它和ROM不同之處是PLAPLA的與陣列、或陣列都是用戶可的與陣列、或陣列都是用戶可編程的編程的。PLA在組成控制器、存儲固定函數(shù)以及實現(xiàn)隨機邏輯中有廣泛的應(yīng)用。 下面通過把一張信息表（表2.1）存入PLA的過程來說明它的原理： PLA器件的電路圖： PLA 的P項、輸入端和輸出端的擴展方法： PLA應(yīng)用舉例： 用PLA實現(xiàn)具有二進制編碼的十進制記數(shù)法(BCD碼)輸出及循環(huán)碼輸出的十進制計數(shù)器的電路圖。采用正沿D觸發(fā)器為計數(shù)元件。三、可編程序陣列邏輯 PAL