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1、學(xué)號:11446129常州大學(xué)EDA技術(shù)課程設(shè)計報告題 目:秒表電路設(shè)計學(xué) 生:袁李飛學(xué)院(系:) 信息科學(xué)與工程專 業(yè) 班級: 電子111指導(dǎo)教師:李文杰EDA課程設(shè)計任務(wù)書一、 設(shè)計題目秒表電路設(shè)計二、設(shè)計背景首先秒表計時的分辨率為 0.01秒,因此首先得到一個100HZ的時鐘信號。它的一個周期就是0.01秒。然后再對該時鐘信號進(jìn)行計數(shù),并且顯示到數(shù)碼管即可。由于計時范圍最大值到1小時,所以要用到十進(jìn)制計數(shù)器和六進(jìn)制計數(shù)器。前一級的計數(shù)器溢出端送至下一級計數(shù)器輸入端構(gòu)成完整計時系統(tǒng)。三、設(shè)計內(nèi)容及要求設(shè)計內(nèi)容:設(shè)計一個計時范圍為 0.01秒到1小時的數(shù)字秒表。具體內(nèi)容如下:(1) 計時分辨

2、率為0.01秒,所以要設(shè)計分頻電路或直接獲得一個100HZ的時鐘信號。(2) 從0.01秒到0.1秒、0.1秒到1秒以及1分到10分,要用到十進(jìn)制計數(shù)器,設(shè)計一具有清 零、使能端,4位計數(shù)輸出端和1位計數(shù)溢出端的十進(jìn)制計數(shù)器。(3) 從10秒到1分,以及從10分到1小時,要用到六進(jìn)制計數(shù)器。設(shè)計一具有清零、使能端,4 位計數(shù)輸出端和1位計數(shù)溢出端的六進(jìn)制計數(shù)器。(4) 根據(jù)上述模塊完成頂層文件設(shè)計,構(gòu)成完整的計時電路。 要求:1) 根據(jù)系統(tǒng)設(shè)計要求,采用自頂向下的方法,劃分系統(tǒng)主要模塊,畫出整體設(shè)計原理框圖。2) 根據(jù)工作原理、用硬件描述語言對設(shè)計內(nèi)容實(shí)現(xiàn),列出設(shè)計程序清單,給出仿真波形圖和調(diào)

3、試 中存在問題及解決方法。3) 設(shè)計內(nèi)容下載至目標(biāo)芯片,在EDA勺GW48型實(shí)驗箱進(jìn)行功能驗證。4) 談?wù)勗撜n題的課程設(shè)計中遇到的問題,獲得哪些技能和體會,以及建設(shè)性意見。四、設(shè)計步驟和安排:(1) 題目安排;圖書館查相關(guān)資料;(2) 設(shè)計原理研究,總體設(shè)計;(3) 各主要模塊的 VHDL設(shè)計。各模塊的設(shè)計仿真分析。(4) 完成系統(tǒng)頂層文件設(shè)計,系統(tǒng)總體功能的仿真分析。(5) 將設(shè)計內(nèi)容進(jìn)行硬件配置,在GW4實(shí)驗箱上進(jìn)行調(diào)試。(6) 撰寫課程設(shè)計報告、答辯并提交報告。目錄1. 前言2. 設(shè)計要求 13. 實(shí)驗?zāi)康?14. 實(shí)驗原理 25. 設(shè)計框圖 26. 模塊說明 36.1分頻器 36.2十

4、進(jìn)制計數(shù)器 46.3六進(jìn)制計數(shù)器 57. 頂層文件 77.1整體連接圖 77.2仿真波形 78. 硬件調(diào)試 88.1硬件要求 88.2引腳鎖定 89. 實(shí)驗總結(jié) 99.1錯誤與解決方法 99.2心得體會 910. 參考文獻(xiàn) 10常州大學(xué) EDA 技術(shù)課程設(shè)計報告1.前言 本次設(shè)計的目的就是在掌握 EDA 實(shí)驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上,了解 EDA 技 術(shù),對計算機(jī)系統(tǒng)中時鐘控制系統(tǒng)進(jìn)一步了解,掌握狀態(tài)機(jī)工作原理,同時了解計算機(jī) 時鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計算機(jī)組成與結(jié)構(gòu)課程理論知識時,通過 對數(shù)字秒表的設(shè)計,進(jìn)行理論與實(shí)際的結(jié)合,提高與計算機(jī)有關(guān)設(shè)計能力,提高分析, 解決計算機(jī)與

5、控制實(shí)現(xiàn)的技術(shù),達(dá)到課程設(shè)計的目標(biāo)。利用 VHDL 語言設(shè)計基于計算機(jī)電路中時鐘脈沖原理的數(shù)字秒表,顯示最長時間是 59 分 59 秒 99,設(shè)計了復(fù)位和啟停開關(guān)。復(fù)位開關(guān) reset 可以在任何情況下使用,使 用以后計時器清零,并做好下一次計時的準(zhǔn)備,啟停開關(guān)為 en,高電平時秒表工作,低 電平時秒表停止計時,在觸發(fā)高電平時接著上次的計時繼續(xù)計時。數(shù)字秒表在日常生活中有廣泛的用途,秒表的邏輯結(jié)構(gòu)較簡單,它主要由顯示譯 碼器、十進(jìn)制計數(shù)器、六進(jìn)制計數(shù)器和 分頻器組成。四個 10 進(jìn)制計數(shù)器:用來分別對 百分之一秒、十分之一秒、秒和分進(jìn)行計數(shù);兩個 6 進(jìn)制計數(shù)器:用來分別對十秒和十 分進(jìn)行計數(shù)

6、;顯示譯碼器:完成對顯示的控制。根據(jù)電路持點(diǎn),用層次設(shè)計概念將此設(shè) 計任務(wù)分成若干模塊, 規(guī)定每一模塊的功能和各模塊之間的接口 ,然后再將各模塊合起來 聯(lián)試。通過MAX+plus U軟件,對上述模塊設(shè)計,仿真無誤后,設(shè)計頂層文件,仿真無誤 后,下載到主芯片 EPF10K10LC84-4 中,按適配劃分后的管腳定位,同相關(guān)功能塊硬件 電路接口連線,進(jìn)行硬件實(shí)驗。EPF10K10LC84-4 是 Altera 公司生產(chǎn)的 FLEX10K 系列可編程邏輯器件。主要采用 了嵌入式陣列,容量高達(dá)百萬門,為可重復(fù)配置的 CMOS SRAM 工藝,系統(tǒng)工作過程 中可隨時改變配置,有利于現(xiàn)場編程,完成秒表設(shè)計

7、的修改于完善。2 設(shè)計要求秒表共有 6 個輸出顯示,分別為百分之一秒、十分之一秒、秒、分、十分,所 以共有 6個計數(shù)器與之相對應(yīng), 6個計數(shù)器的輸出全部為 BCD 碼輸出,這樣便 于和顯示譯碼器的連接。整個秒表還需要有一個啟動停止信號和一個置零信號, 以便秒表能隨意停止及 啟動。秒表的邏輯結(jié)構(gòu)較簡單,它主要由顯示譯碼器、分頻器、十進(jìn)制計數(shù)器和六進(jìn) 制計數(shù)器組成,由于實(shí)驗板上面的數(shù)碼管自帶譯碼器,所以無需再行設(shè)計譯碼3. 實(shí)驗?zāi)康耐ㄟ^本次課設(shè),加深對EDA技術(shù)設(shè)計的理解,學(xué)會用 MaxplusU工具軟件設(shè)計基 本電路,熟練掌握 VHDL 語言,為以后工作使用打下堅實(shí)的基礎(chǔ)。第 1頁 共 10 頁

8、常州大學(xué)EDA技術(shù)課程設(shè)計報告4. 實(shí)驗原理根據(jù)數(shù)字秒表的設(shè)計要求,可以使用多個不同的計數(shù)器單元模塊,通過有機(jī)的組 合來得到數(shù)字秒表系統(tǒng)。要滿足數(shù)字秒表的精度,首先應(yīng)獲得精確地計時基準(zhǔn)信號,這里的系統(tǒng)精度要求為0.01s,因此必須設(shè)置周期為0.01s的時鐘脈沖,由于數(shù)字秒表輸入的脈沖為1024MHz, 因此將來每10個外界輸入脈沖就輸出一個頻率,該頻率的時間周期正好為 0.01s,即先 將外界脈沖進(jìn)行1024Hz-100Hz分頻;5. 設(shè)計框圖系統(tǒng)組成框圖6模塊說明6.1分頻計能進(jìn)行十分頻的分頻計,將實(shí)驗板上的 1024HZ信號十分頻得到100HZ,為所需 要的能夠精確到最小精度為0.01秒,

9、其文本語言(文件名:fen pi ngqi.vhd )為底 層文本,圖1為分頻器的仿真波形圖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fen pi nqi IS PORT(clk:IN STD_LOGIC;clka:OUT STD_LOGIC);END fen pi nqi;ARCHITECTURE ylf OF fen pi nqi IS BEGINPROCESS(clk)VARIABLE NUM:INTEGER RANGE 0 TO 4;VARIABLE q:STD_LOG

10、IC;BEGINIF clkEVENT AND clk=1 THENIF NUM=4 THEN NUM:=0;q:=NOT q;ELSE NUM:=NUM+1;END IF;END IF;clka=q;END PROCESS;END ylf;6.2十進(jìn)制計數(shù)器能夠?qū)崿F(xiàn)10進(jìn)制循環(huán)計數(shù),帶有清零端reset、開始端en、時鐘信號端elk、其文本語言(文件名:CNT10.vhd)為底層文本,圖2為十進(jìn)制計數(shù)器的仿真波形圖CNT10J 1 ft Ee A R A E IN 3 . Eli-! 1 B 1 - J 1 * - aLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

11、ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(reset,e n, clk:IN STD_LOGIC; carry:OUT STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT10;ARCHITECTURE ylf OF cnt10 ISSIGNAL qs:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CA:STD_LOGIC;BEGINPROCESS(clk)BEGINIF(reset=1)THENqs=0000;ELSIF(clkevent and

12、 clk=1) thenIF en=1thenIF(qs=1001)THENqs=0000;ca=0;ELSIF(qs=1000)THENqs=qs+1;ca=1;ELSEqs=qs+1;ca=0;END IF;END IF;END IF;END PROCESS; PROCESS(ca,e n) BEGINq=qs;carry=ca AND en; END PROCESS;END ylf;滬吩Elr*W01:RRRY::埜理q3r:CILKG:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENT

13、ITY CNT6 ISPORT(reset,e n,clk:IN STD_LOGIC; carry:OUT STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT6;ARCHITECTURE ylf OF cnt6 IS第5頁共10頁常州大學(xué)EDA技術(shù)課程設(shè)計報告SIGNAL qs:STD_L0GIC_VECT0R(3 DOWNTO 0);SIGNAL ca:STD_LOGIC;BEGINPROCESS(clk)BEGINIF(reset=1)THENqs=0000;ELSIF(clkevent and clk=1) thenIF en=1 T

14、HENIF(qs=0101)THENqs=0000;ca=0;ELSIF(qs=0100)THENqs=qs+1;ca=1;ELSEqs=qs+1;ca=0;END IF;END IF;END IF;END PROCESS;PROCESS(ca,e n)BEGINq=qs;carry chip = jlfsheji; Input Pin = 03EN chip = ylFh歸;Input Pin = 8IsdOO chip = vlf_sheji; Output Pin = 27led01 chip = plf_sheji; Oulpul Pin = 28led02 chip = ylfshe

15、ji; Output Pin = 29ledOJ chip = ylLiheji; Output Pin = 30led10 chip plf_shcjL Output Pin = 35 ledll chip = yll shqi; Output Pin = 36Ied12chip = lf_:heji: Output Pin = 37Ied13、chip =yl_iheji: Output Pin = 39lcd20chip yll sheji; Output Pin 39bd21chip = jilf_sheji: Output Pin = 47Ied22、chip = ylf_sheji

16、; Output Pin = 49Ied23 chip yll_5heji; Output Pin 49 led30) chip =lf_sheji; Output Pin = 50Ied31Ghip = ylf_sheji: Output Pin = 51Ied32chip =yK_sheji; Output Pin = 52Ied33chip =艸_咖叩;Output Pin = 53lsd40 chip =ylf_sheji; Output Pin 54 hd41 chip =ylf_sheji; Output Pin = 58Ied42 chip -ylf_sheji: Output

17、Pin = 59Ied43 chip - jlf_sheji; Output Pin = 60lodSO chip = ylHhep; Output Pin = 61Ied51 chip = ylf_sheji; Output Pin = 62Ied52 chip = jIHheji; Output Pin = 64Ied53 chip = ylf_sheji; Output Pin = 65RESETchip = ylHhe|i; inpul Pin = 7常州大學(xué) EDA 技術(shù)課程設(shè)計報告9實(shí)驗總結(jié)9.1 錯誤與解決方法 分頻器VHDL語言設(shè)計時,想要將1024HZ的頻率十分頻為100HZ

18、,所犯的錯 誤定義一個變量 NUM 時 RANGE 范圍從 0 到 9,VARIABLE NUM:INTEGER RANGE 0 TO 9;仿真時所得頻率的一個上升沿就對應(yīng)原始頻率的十個脈沖,變成了 20 分頻,所以 NUM 的 RANGE 范圍改正為VARIABLE NUM:INTEGER RANGE 0 TO 4; 頂層文件仿真出波形時發(fā)現(xiàn) reset 置零按鍵不起作用,但是計時完全可以,而且 reset的功能和en啟停按鍵一樣,后來檢查發(fā)現(xiàn)是十進(jìn)制計數(shù)器和六進(jìn)制計數(shù)器 里面 VHDL 語言出現(xiàn)了差錯,原先錯誤地方BEGINIF(clkEVENT AND clk=1)THENIF(rese

19、t=1)THEN qs=0000;這樣對十進(jìn)制計數(shù)器和六進(jìn)制計數(shù)器本身沒有影響,但是reset所起的置零作用必須在有脈沖也就是 en 必須使能的情況下而且必須在脈沖上升沿到來時才能工作。 后來將 VHDL 改成BEGINIF(reset=1)THEN qs=0000;ELSIF(clkevent and clk=1) then這樣一旦 reset 置零按鍵觸發(fā)就會有高電平,所有的數(shù)碼管都會立即清零達(dá)到置零 的目的。 硬件驗證時,也遇到了兩個問題。第一個,按下en啟停鍵,實(shí)驗板上的數(shù)碼管計時沒有走起來, 然后檢查了一下 CLOCK 的跳線冒, 發(fā)現(xiàn)時接觸良好的, 由于軟 件仿真已經(jīng)成功,所以我只

20、懷疑實(shí)驗板上面的問題,然后我發(fā)現(xiàn),我所鎖定的那 個按鍵接觸不良,應(yīng)該已經(jīng)被損壞,于是重新?lián)Q個按鍵,鎖定引腳。本以為已經(jīng) 成功了,但是在秒表計時到分時,新的問題又出現(xiàn)了,第二個問題,數(shù)碼管從左 向后第四位顯示的是亂碼,我直接懷疑應(yīng)該是引腳鎖定出錯了,然后查看鎖定的 引腳,發(fā)現(xiàn)數(shù)碼管的 LED21 , LED22, LED23 鎖成 42, 43, 44引腳,后來查閱實(shí) 驗指導(dǎo)書改成 47, 48, 49 引腳,實(shí)驗總算成功。9.2 心得體會本次 EDA 課程設(shè)計歷時一個星期, 一個星期的日子里, 可以說是苦多于甜, 但是讓我學(xué)到了很多東西,同時鞏固以前所學(xué)過的知識,而且還學(xué)到了很多在書 本上所沒有學(xué)到過的知識。通過這次設(shè)計,進(jìn)一步加深了對 EDA 的了解,讓我對 它有了更加濃厚的興趣。但是在編調(diào)試頂層文件的程序時,遇到了不少問題,特第 9頁 共 10 頁常州大學(xué) EDA 技術(shù)課程設(shè)計報告別是各元件之間的連接,以及信號的定義,總是有錯誤,在細(xì)心的檢查下,終于 找出了錯誤和警告,排除困難后,程序編譯就通過了。在硬件實(shí)驗時,也遇

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