組成原理課后習題答案

1、課后作業(yè)答案課后作業(yè)答案 第二章v1. 寫出下列各數(shù)的原碼、反碼、補碼表示寫出下列各數(shù)的原碼、反碼、補碼表示（用（用8位二進制數(shù)）。其中位二進制數(shù)）。其中MSB是最高位是最高位（又是符號位）（又是符號位）LSB是最低位。是最低位。v (1)-35原=10100011;-35反=11011100v -35補=11011101v(2) 127原= 127反=127補= 01111111；v(3) -127 原=11111111；v-127反=10000000；v-127補=10000001；v4將下列十進制數(shù)表示成將下列十進制數(shù)表示成IEEE754標準的標準的32位位浮點規(guī)格化數(shù)。（浮點規(guī)格化數(shù)。

2、（2） -27/64解：解：27/64=0.011011=1.1011*2-2vE=127-2=125=01111101則規(guī)格化表示為：則規(guī)格化表示為：v1 01111101 10110000000000000000000=BEC80000H v5.已知X和Y, 用變形補碼計算X+Y, 同時指出運算結果是否溢出。v（1）x=11011 y=00011v解：先寫出解：先寫出x和和y的變形補碼再計算它們的的變形補碼再計算它們的和和x補補=0011011 y補補=0000011vx+y補補=x補補+y補補=0011011v +0000011v 0011110 x+y=11110 無溢出。無溢出。v（

3、2）x=11011 y=-10101v解：先寫出解：先寫出x和和y的變形補碼再計算它們的和的變形補碼再計算它們的和x補補=0011011 y補補=1101011vx+y補補=x補補+y補補=0011011v +1101011v 10000110 x+y=00110 無溢出。無溢出。v6. 已知X和Y, 用變形補碼計算X-Y, 同時指出運算結果是否溢出。v（1）X=11011 Y=-11111 v解：先寫出x和y的變形補碼，再計算它們的差x補=0011011 y補=1100001v -y補=0011111x-y補=x補+-y補=0011011v +0011111v = 0111010 運算結果雙

4、符號不相等 01為正溢出v（3）X=11011 Y=-10011 v解：先寫出x和y的變形補碼，再計算它們的差x補=0011011 y補=1101101v -y補=0010011x-y補=x補+-y補=0011011v +0010011v = 0101110 運算結果雙符號不相等 01為正溢出v7. 用原碼陣列乘法器、補碼陣列乘法器分用原碼陣列乘法器、補碼陣列乘法器分別計算別計算XY。 v（2）x = -11111 y = - 11011v解：解：a）帶求補器的原碼陣列乘法：）帶求補器的原碼陣列乘法：v |x|=11111, |y|= 11011x * y=01101000101vb）帶求補器

5、的補碼陣列vx補 = 100001, y補 = 100101v乘積符號位單獨運算1 10v尾數(shù)部分算前求補輸出X11111，y11011（算后的符號為正，不需要求補）（算后的符號為正，不需要求補），得：x*y=01101000101x * y=01101000101v8用原碼陣列除法器計算用原碼陣列除法器計算xy。（先乘一個比例因子變。（先乘一個比例因子變成小數(shù)）成小數(shù)）v（2）X=-01011 ，Y=11001 v解：符號位 Sf = 1 0 = 1，去掉符號位后：v|y|補 = 0011001, -|y|補=1100111,|x|補=01011v9設階碼設階碼3位，尾數(shù)位，尾數(shù)6位，按浮點

6、運算方法，完成下列取值的位，按浮點運算方法，完成下列取值的x+y,x-y運算。運算。v（1）x = 2-011 * 0.100101 y = 2-010 *（- 0.011110）v解：設兩數(shù)均以補碼表示，階碼采用雙符號位，尾數(shù)采用單符號位，則它們的浮點表解：設兩數(shù)均以補碼表示，階碼采用雙符號位，尾數(shù)采用單符號位，則它們的浮點表示分別為：示分別為：x浮浮=11 101,0.100101 y浮浮=11 110,1.100010v求和：求和：(1)求階差并對階求階差并對階v E=Ex-Ey=Ex補補-Ey補補=Ex補補+-Ey補補=11 101 + 00 010 =11 111v即即E為為-1，x

7、階碼小，應使階碼小，應使Mx右移右移1位，位，Ex加加1，x浮浮=11 110,0.010010(1)v(2)尾數(shù)求和尾數(shù)求和 ： 00.010010(1)v + 11.100010v 11.110100(1)v(3)規(guī)格化規(guī)格化v 可見尾數(shù)運算結果的符號位與最高位相同，應執(zhí)行左規(guī)格化處理，每左移尾數(shù)兩可見尾數(shù)運算結果的符號位與最高位相同，應執(zhí)行左規(guī)格化處理，每左移尾數(shù)兩次，相應階碼減次，相應階碼減2，所以結果尾數(shù)為，所以結果尾數(shù)為1010010，階碼為，階碼為11 100v(4)舍入處理舍入處理 ,對本題不需要。對本題不需要。v(5)判溢出階碼兩符號位為判溢出階碼兩符號位為11，不溢出，故最

8、后結果為，不溢出，故最后結果為x浮浮+y浮浮=11 100，1.010010v真值為真值為2-100*(-0.101110)v求差：求差：(2)尾數(shù)求差尾數(shù)求差 00.010010(1)v + 00.011110v 00.110000(1)v x浮浮y浮浮=11 110，0.110001v真值為真值為2-110*0.110001v10.設數(shù)的階碼為設數(shù)的階碼為3位，尾數(shù)位，尾數(shù)6位，用浮點運算方法，計算位，用浮點運算方法，計算下列各式下列各式v（1）（）（23 13/16）24 （9/16） v解：Ex = 0011, Mx = 0.110100vEy = 0100, My = -0.1001

9、00vEz = Ex+Ey = 0111v|Mx|*|My| 0. 1 1 0 1v * 0. 1 0 0 1v 0 1 1 0 1v 0 0 0 0 0 v 0 0 0 0 0v 0 1 1 0 1v 0 0 0 0 0v 0 0 1 1 1 0 1 0 1 v向左規(guī)格化： = 26 *（-0.1110101）v11、某加法器進位鏈小組信號為、某加法器進位鏈小組信號為C4 C3 C2 C1 ，低位來的進位信號，低位來的進位信號為為C0 ，請分另按下述兩種方法寫出，請分另按下述兩種方法寫出C4 C3 C2 C1 邏輯表達式：邏輯表達式：v（1）串行進位方式（）串行進位方式（2）并行進位方式）并

10、行進位方式v解：v(1)串行進位方式vC1 = G1+P1C0 其中：G1 = A1B1 P1 = A1 B1（A1B1也對）vC2 = G2+P2C1 G2 = A2B2 P2 = A2 B2vC3 = G3+P3C2 G3 = A3B3 P3 = A3 B3vC4 = G4+P4C3 G4 = A4B4 P4 = A4 B4v(2)并行進位方式v C1 = G1+P1C0v C2 = G2+P2G1+P2P1C0v C3 = G3+P3G2+P3P2G1+P3P2P1C0v C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0第三章v1有一個具有有一個具有20位地

11、址和位地址和32位字長的存儲器，位字長的存儲器，問：問：（1） 該存儲器能存儲多少個字節(jié)的信息？該存儲器能存儲多少個字節(jié)的信息？（2） 如果存儲器由如果存儲器由512K8位位SRAM芯片組成，芯片組成，需要多少芯片？需要多少芯片？（3） 需要多少位地址作芯片選擇？需要多少位地址作芯片選擇？解：（1） 220= 1M， 該存儲器能存儲的信息為：1M32/8=4MB（2）（1000/512）（32/8）= 8（片）（3） 需要1位地址作為芯片選擇。 v2已知某已知某64位機主存采用半導體存儲器，其地址碼為位機主存采用半導體存儲器，其地址碼為26位，若使用位，若使用4M*8位的位的DRAM芯片組成該

12、機所允許的最大芯片組成該機所允許的最大主存空間，并選用內(nèi)存條結構形式，問；主存空間，并選用內(nèi)存條結構形式，問；v(1) 若每個內(nèi)存條為若每個內(nèi)存條為16M*64位，共需幾個內(nèi)存條位，共需幾個內(nèi)存條?v(2) 每個內(nèi)存條內(nèi)共有多少每個內(nèi)存條內(nèi)共有多少DRAM芯片芯片?v(3) 主存共需多少主存共需多少DRAM芯片芯片? CPU如何選擇各內(nèi)存條如何選擇各內(nèi)存條?v解：解：(1).共需內(nèi)存條數(shù)為共需內(nèi)存條數(shù)為m：m= 226224 =4 (個個)(2). 每個內(nèi)存條內(nèi)有每個內(nèi)存條內(nèi)有DRAM芯片數(shù)為芯片數(shù)為n:n=(16/4) (64/8)=32 (片片)(3) 主存共需主存共需DRAM芯片為：芯片

13、為：324=128 (片片) 每個內(nèi)存條有每個內(nèi)存條有16片片DRAM芯片，容量為芯片，容量為16M64位，位，需需24根地址線根地址線(A23A0)完成內(nèi)存條內(nèi)存儲單元尋址。一共完成內(nèi)存條內(nèi)存儲單元尋址。一共有有4個內(nèi)存條，采用個內(nèi)存條，采用2根高位地址線根高位地址線(A25A24)，通過，通過2：4譯碼器譯碼產(chǎn)生片選信號對各模塊板進行選擇。譯碼器譯碼產(chǎn)生片選信號對各模塊板進行選擇。 v3用用16K*8位的位的DRAM芯片構成芯片構成64K*32位存儲器，要求：位存儲器，要求：v(1) 畫出該存儲器的組成邏輯框圖。畫出該存儲器的組成邏輯框圖。v(2) 設存儲器讀設存儲器讀/寫周期為寫周期為0

14、.5S，CPU在在1S內(nèi)至少要訪問一內(nèi)至少要訪問一次。試問采用哪種刷新方式比較合理次。試問采用哪種刷新方式比較合理?兩次刷新的最大時間間兩次刷新的最大時間間隔是多少隔是多少?對全部存儲單元刷新一遍所需的實際刷新時間是多對全部存儲單元刷新一遍所需的實際刷新時間是多少少?v解：（1）組成64K32位存儲器需存儲芯片數(shù)為N=（64K/16K）（32位/8位）=16（片）每4片組成16K32位的存儲區(qū)，有A13-A0作為片內(nèi)地址，用A15、A14經(jīng)2：4譯碼器產(chǎn)生片選信號 ，邏輯框圖為： v(2)根據(jù)已知條件，CPU在1us內(nèi)至少訪存一次，而整個存儲器的平均讀/寫周期為0.5us，v假定16K*8位的

15、DRAM芯片用128*1024矩陣存儲元構成，如果采用集中刷新，有64us的刷新死時間，肯定不行；如果采用分散刷新，則每1us只能訪存一次，也不行。v所以采用異步式刷新方式。刷新時只對128行進行異步方式刷新，則刷新間隔為2ms/128 = 15.625us，可取刷新信號周期大約為15.5us,則兩次刷新的最大時間間隔為15.5(S)v對全部存儲單元刷新一遍所需實際刷新時間為t0.5128=64(S)v(注意假設的刷新時間不能大于0.5S）片328*12832*1024KKCPU3:8譯碼器Y1Y2Y3Y4Y5Y6Y7Y8D0-D31A0-A16A17-A194有一個1024K*32位的存儲器

16、，由128K*8位的DRAM芯片構成。問：(1) 總共需要多少總共需要多少DRAM芯片芯片?(2) 設計此存儲體組成框圖。設計此存儲體組成框圖。(3) 采用異步刷新方式，如單元刷新間隔不超過采用異步刷新方式，如單元刷新間隔不超過8ms，則刷新信號周期是多少，則刷新信號周期是多少?解：(1) (2) (3)如果選擇一個行地址進行刷新，刷新地址為A0-A8，因此這一行上的2048個存儲元同時進行刷新，即在8ms內(nèi)進行512個周期。刷新方式可采用：在8ms中進行512次刷新操作的集中刷新方式，或按8ms/512 = 15.5us刷新一次的異步刷新方式。v7某機器中，已知配有一個地址空間為某機器中，已

17、知配有一個地址空間為0000H-3FFFH的的ROM區(qū)域?，F(xiàn)在再用一個區(qū)域?，F(xiàn)在再用一個RAM芯片芯片(8K8)形成形成40K16位的位的RAM區(qū)域，起始地址為區(qū)域，起始地址為6000H,假定假定RAM芯片有芯片有 和和 信號控制端。信號控制端。CPU的地址總線為的地址總線為A15-A0，數(shù)據(jù)總線為，數(shù)據(jù)總線為D15-D0，控制信號為，控制信號為 (讀讀/寫寫)， (訪存訪存)，要求：，要求：（1） 畫出地址譯碼方案。畫出地址譯碼方案。（2） 將將ROM與與RAM同同CPU連接。連接。解：（1）依題意，主存地址空間分布如右圖所示，可選用2片27128(16K8位)的EPROM作為ROM區(qū)；10

18、片的8K8位RAM片組成40K16位的RAM區(qū)。ROM需14位片內(nèi)地址，而RAM需13位片內(nèi)地址，故可用A15-A13三位高地址經(jīng)譯碼產(chǎn)生片選信號,方案如下: WR/MREQCSWEv8設存儲器容量為設存儲器容量為64M，字長為，字長為64位，模塊數(shù)位，模塊數(shù)m=8，分，分別用順序和交叉方式進行組織。存儲周期別用順序和交叉方式進行組織。存儲周期T100ns，數(shù)，數(shù)據(jù)總線寬度為據(jù)總線寬度為64位，總線傳送周期位，總線傳送周期=50ns。求：順序存。求：順序存儲器和交叉存儲器的帶寬各是多少儲器和交叉存儲器的帶寬各是多少?v解：順序存儲器和交叉存儲器連續(xù)讀出m = 8個字的信息總量都是：q = 64

19、位*8 = 512位v 順序存儲器和交叉存儲器連續(xù)讀出8個字所需的時間分別是：vt1 = mT = 8*100ns = 8*10-7sv 順序存儲器和交叉存儲器的帶寬分別是：/1064)10*8(512/7711stqW位/108 .113)10*5 . 4(512/7722stqW位nsnsnsnsmTt7210*5 . 445050*7100) 1(v9CPU執(zhí)行一段程序時，執(zhí)行一段程序時，cache完成存取的次數(shù)完成存取的次數(shù)為為2420次，主存完成存取的次數(shù)為次，主存完成存取的次數(shù)為80次，已知次，已知cache存儲周期為存儲周期為40ns，主存存儲周期為，主存存儲周期為240ns，求

20、求cache主存系統(tǒng)的效率和平均訪問時間。主存系統(tǒng)的效率和平均訪問時間。v解：cache的命中率v主存慢于cache的倍率 v cache/主存系統(tǒng)效率e為v平均訪問時間Ta為 968. 08024202420mccNNNH640240cmTTr%2 .86%100*968. 0*)61 (61%100*)1 (1HrrensnsnseTTca4 .46862. 040v10已知已知cache存儲周期存儲周期40ns，主存存儲周期，主存存儲周期200ns，cache主存系統(tǒng)平均訪問時間為主存系統(tǒng)平均訪問時間為50ns，求，求cache的命的命中率是多少中率是多少?v解：已知cache主存系統(tǒng)平

21、均訪問時間ta=50ns，而ta = h*tc+(1-h)*tm；v所以 h*tc+tm-h*tm=50ns ,v (tc-tm)*h=50-tmv h=(50-tm)/(tc-tm)=(50-200)/(40-200)=150/160=93.75% 第四章v4.指令格式結構如下所示，試分析指令格式及尋址指令格式結構如下所示，試分析指令格式及尋址方式特點。方式特點。 解：指令格式及尋址方式特點如下： 雙字長二地址指令,用于訪問存儲器； 操作碼OP可指定26 =64條指令； RS型指令，兩個操作數(shù)一個在寄存器中（16個寄存器之一），另一個在存儲器中； 有效地址通過變址求得：E=（變址寄存器） D

22、，變址寄存器可有16個。 v6.一種單地址指令格式如下所示，其中I為間接特征，X為尋址模式，D為形式地址。I，X，D組成該指令的操作數(shù)有效地址E。設R為變址寄存器，R1 為基值寄存器，PC為程序計數(shù)器，請在下表中第一列位置填入適當?shù)膶ぶ贩绞矫Q。解：解： 直接尋址直接尋址 相對尋址相對尋址 變址尋址變址尋址 基址尋址基址尋址 間接尋址間接尋址 基址間址尋址基址間址尋址 第五章v1請在括號內(nèi)填入適當答案。在請在括號內(nèi)填入適當答案。在CPU中中:v (1)保存當前正在執(zhí)行的指令的寄存器保存當前正在執(zhí)行的指令的寄存器是是 ，(2)保存當前正在執(zhí)行的指令地址保存當前正在執(zhí)行的指令地址的寄存器是的寄存器

23、是 ；(3)算術邏輯運算結果通算術邏輯運算結果通常放在常放在 和和 。v答：(1)IR; (2)AR; (3)通用寄存器（R?)和數(shù)據(jù)緩沖寄存器（DR)還有狀態(tài)字寄存器（PSW）。v2參見下圖（課本參見下圖（課本P140圖圖5.15）的數(shù)據(jù)通路。畫出存數(shù)指令）的數(shù)據(jù)通路。畫出存數(shù)指令STA R1 ，(R2)的指令周期流程圖，其含義是將寄存器的指令周期流程圖，其含義是將寄存器R1的內(nèi)的內(nèi)容傳送至（容傳送至（R2）為地址的主存單元中。標出各微操作信號序列。）為地址的主存單元中。標出各微操作信號序列。 解：“STA R1 ，(R2)”指令是一條存數(shù)指令，其指令周期流程圖如下圖所示： v6假設某機器有

24、假設某機器有80條指令，平均每條指令條指令，平均每條指令由由4條微指令組成，其中有一條取指微指令條微指令組成，其中有一條取指微指令是所有指令公用的。已知微指令長度為是所有指令公用的。已知微指令長度為32位，請估算控制存儲器容量。位，請估算控制存儲器容量。v解：80條指令，平均每條指令由4條微指令組成，其中有一條公用微指令，所以總微指令條數(shù)為80*(4-1)+1=241條微指令，每條微指令32位，所以控存容量大約為241*32/8=964B8某機有某機有8條微指令條微指令I1-I8，每條微指令所包含的微命令控制信號，每條微指令所包含的微命令控制信號如下表所示如下表所示。 a-j分別對應分別對應1

25、0種不同性質的微命令信號。假設一條微指令種不同性質的微命令信號。假設一條微指令的控制字段為的控制字段為8位，請安排微指令的控制字段格式。位，請安排微指令的控制字段格式。解：為了壓縮控制字段的長度，必須設法把一個微指令周期中的互斥性微命令組合在一個小組中，進行分組譯碼。經(jīng)分析，(e,f,h)和(b,i,j)、或(d,i,j)和(e,f,h)均是不可能同時出現(xiàn)的互斥信號，所以可將其通過2:4譯碼后輸出三個微命令信號(00不用)，而其余四個微命令信號用直接表示方式。因此可用以下兩種形式安排控制字段格式。 另外 fhij也是互斥信號可用2：4譯碼器等等。（方法可列出可能互斥的信號，找兩個同時出現(xiàn)頻率較

26、多的（ij）和（fh）。v11已知某機采用微程序控制方式，控存容量已知某機采用微程序控制方式，控存容量為為512*48位。微程序可在整個控存中實現(xiàn)轉移，位。微程序可在整個控存中實現(xiàn)轉移，控制微程序轉移的條件共控制微程序轉移的條件共4個，微指令采用水平個，微指令采用水平型格式，后繼微指令地址采用斷定方式。請問；型格式，后繼微指令地址采用斷定方式。請問；v (1)微指令的三個字段分別應為多少位微指令的三個字段分別應為多少位?v (2)畫出對應這種微指令格式的微程序控制器畫出對應這種微指令格式的微程序控制器邏輯框圖。邏輯框圖。OP微地址寄存器地址轉移邏輯控制存儲器地址譯碼P字段控制字段指令寄存器IR狀態(tài)條件微命令信號答：(1)假設判別測試字段中每一位作為一個判別標志，那么由于有4個轉移條件，故該字段為4位。下地址字段為9位，因為控存容量為512單元。微命令字段則是（48-4-9）=35位。 (2)對應上述微指令格式的微程序控制器邏輯框圖如圖所示。其中微地址寄存器對應下地址字，P字段即為判別測試字段，控制字段即為微命令字段，后兩部分組成微指令寄存器。地址轉移邏輯的輸入是指令寄存器的OP碼、各種狀態(tài)條件以及判別測試字段所給的判別標志（某一位為1），其輸出修改微地址寄存器的適當位數(shù)，從而實現(xiàn)微程序的分支轉移。就是說，此處微