微型計算機存儲器ppt課件

1、第九章 微型計算機存儲器第一節(jié) 存儲器概述一、存儲器分類 1、按存取速度和在計算機系統(tǒng)中的位置分類 主存儲器：速度較快，容量較小，價錢較高，用于存儲當前計算機運轉所需求的程序和數據，可與CPU直接交換信息，習慣上稱為主存，又稱內存。 輔存儲器：速度較慢，容量較大，價錢較低，用于存放計算機當前暫時不用的程序、數據或需求永久堅持的 信息。輔存又稱外存或海量存儲器。2、按存儲介質和作用機理分類 磁存儲器，主要有磁芯、磁帶、磁盤、磁泡和磁鼓。 光存儲器，只讀式CD-ROM、可擦寫光盤，還有一種介于磁和光之間的存儲設備叫磁光盤MO盤。 半導體存儲器，當前計算機系統(tǒng)的主存主要用半導體存儲器。3、按存取方式

2、分類 微機內部 可讀寫存儲器RAM，特點是存儲器中的信息可讀可寫，半導體RAM斷電后信息會全部喪失易失性。 只讀存儲器ROM，特點是存儲器中信息只能讀出，不能寫入，關機后信息不會喪失非易失性。 微機外部 直接存取存儲器DAM，如磁盤、光盤等，可直接對存儲器中任何單元進展訪問，存取時間與存儲單元的物理位置無關。 順序存取存儲器SAM，如磁帶。對存儲單元的訪問是按順序進展的，與存儲單元的物理位置有關。二、存儲器的性能目的 1、存儲器容量 存儲器容量是指存儲器可以包容的二進制信息總量，即存儲信息的總位Bit數。設微機的地址線和數據線位數分別是p和q，那么該存儲器芯片的地址單元總數為2p，該存儲器芯片

3、的位容量為2p q。 例如：存儲器芯片6116，地址線有11根，數據線有8根那么該芯片的位容量是： 位容量=211 8 = 2048 8 = 16384位 存儲器通常是以字節(jié)為單位編址的，一個字節(jié)有8位，所以有時也用字節(jié)容量表示存儲器容量，例如上面講的6116芯片的容量為2KB，記作2K 8，其中： 1KB = 1024B(Byte)=1024 8 =8192位 存儲器容量越大，那么存儲的信息越多。目前存儲器芯片的容量越來越大，價錢在不斷地降低，這主要得益于大規(guī)模集成電路的開展。2、存取速度 存儲器的速度直接影響計算機的速度。存取速度可用存取時間和存儲周期這兩個時間參數來衡量。存取時間是指CP

4、U發(fā)出有效存儲器地址從而啟動一次存儲器讀寫操作，到該讀寫操作完成所閱歷的時間，這個時間越小，那么存取速度越快。目前，高速緩沖存儲器的存取時間已小于5ns。存儲周期是延續(xù)啟動兩次獨立的存儲器操作所需求的最小時間間隔，這個時間普通略大于存取時間。3、可靠性 存儲器的可靠性用MTBF(Mean Time Between Failures)平均缺點間隔時間來衡量， MTBF越長，可靠性越高，內存儲器常采用糾錯編碼技術來延伸MTBF以提高可靠性。4、性能/價錢比 這是一個綜合性目的，性能主要包括上述三項目的存儲容量、存儲速度和可靠性。對不同用途的存儲器有不同的要求。例如，有的存儲器要求存儲容量，那么就以

5、存儲容量為主；有的存儲器如高速緩沖器，那么以存儲速度為主。第二節(jié) 半導體存儲器一、半導體存儲器的特點分類 1、半導體存儲器的特點 速度快，存取時間可到ns級； 集成度高，不僅存儲單元所占的空間小，而且譯碼電路和緩沖存放器、讀出寫入電路等都制造在同一芯片中。目前已到達單片1024Mb相當于128M字節(jié)。 非破壞性讀出，即信息讀出后存儲單元中的信息還在，特別是靜態(tài)RAM，讀出后不需求再生。 信息的易失性對RAM，即斷電后信息喪失。 信息的揮發(fā)性對DRAM，即存儲的信息過一定時間要喪失，所以要周期地再生刷新。 功耗低，特別是CMOS存儲器。 體積小，價錢在不斷地下降。 2、半導體存儲器的分類 半導體

6、存儲器的分類如圖9.1所示。主要分為兩大類，可讀寫存儲器RAM和只讀存儲器ROM。 RAM分為靜態(tài)RAMSRAM和動態(tài)RAMDRAM兩種。目前計算機內的主存儲器都是DRAM，它的集成度高、功耗很低，缺陷是需求再生。SRAM是非揮發(fā)的，所以不需求再生，但集成度比DRAM要低，計算機中的高速緩沖存儲器大多用SRAM. 如今有一些新的RAM，如組合RAMIRAM，將刷新電路與DRAM集成在一同；非易失RAMNVRAM，實踐上是由SRAM和EEPROM共同構成。正常情況下，它和普通SRAM一樣，而在系統(tǒng)掉電瞬間它把SRAM中的信Flash存儲器息保管在EEPROM中，從而使信息不喪失。 只讀存儲器RO

7、M的特點是用戶在運用時只能讀出其中的信息，不能修正和寫入信息。 近幾年出現了一中新的存儲器叫Flash存儲器閃爍存儲器，這是一種電可擦除的非易失性只讀存儲器，我們將在后面詳細引見。二、半導體存儲器的組成 半導體存儲器組成的框圖如圖9.2所示。它普通由存儲體、地址選擇電路、輸入輸出電路和控制電路組成。 1、存儲體 存儲體是存儲1和0信息的電路實體，它由許多個存儲單元組成，每個存儲單元普通由假設干位(8位)組成，每一位需要一個存儲元件，每個存儲單元有一個編號，稱為地址。存儲器的地址用一組二進制數表示，其地址線的根數n與存儲單元的數量N之間的關系為： 2n = N地址線數與存儲單元數之間的關系列于表

8、9-1中。 2、地址選擇電路 地址選擇電路包括地址譯碼器和地址碼存放器。地址譯碼器用來對地址譯碼。設其輸入端的地址線有n根，輸出線數為N，那么它分別對應2n個不同的地址碼，作為對地址單元的選擇線。這些輸出的選擇線又叫做字線。地址譯碼的方式有兩種： 單譯碼方式 它的全部地址碼只用一個電路譯碼，譯碼輸出的字選擇線直接選中對應的存儲單元，如上面圖9.2所示。這一方式需求的選擇線數較多，只適用于容量較小的存儲器。 雙譯碼方式或稱矩陣譯碼 雙譯碼方式如圖9.3所示。它將地址碼分為X與Y兩部分，用兩個譯碼電路分別譯碼。X向譯碼稱為行譯碼，其輸出線稱為行選擇線，它選中存儲矩陣中一行的一切存儲單元。Y向譯碼又

9、稱為列譯碼，其輸出線稱為列選擇線，它選中一列的一切單元。只需X向和Y向的選擇線同時選中的那一位存儲單元，才干進展讀寫操作。由圖可見，具有1024個根本單元的存儲體陳列成3232的矩陣，它的 X向和Y向譯碼器各有32根譯碼輸出線，共64根。假設采用單譯碼方式，那么要1024根譯碼輸出線。因此，雙譯碼方式所需求的選擇線數目較少 ，也簡化了存儲器的結構，故它適用于大容量的存儲器。3、讀寫控制電路 讀寫控制電路包括讀寫放大器、數據存放器三態(tài)雙向緩沖器等。它是數據信息輸入輸出的通道。 外界對存儲器的控制信號有讀信號RD、寫信號WR和片選信號CS。三、可讀寫存儲器RAM 1、靜態(tài)RAMSRAM 靜態(tài)RAM

10、的根本電路 靜態(tài)RAM的根本存儲電路是由6個MOS管組成的雙穩(wěn)態(tài)觸發(fā)器，如圖9.4所示。圖中，T3、T4是負載管， T1、T2組成RS觸發(fā)器，它有兩個穩(wěn)定形狀。在A點相當于Q端與B點相當于Q端可以分別積存信息1和0。T5、T6為行向選通門，受行選線的電平控制。T7、T8為列向選通門，受列選線的電平控制。由此組成了雙譯碼方式。當行選線與列選線上的電平都是高電平常，那么分別將T5、T6與T7、T8導通，使A、B兩點的信息經D與D兩點分別送至輸入輸出電路的I/O線及I/O線上，從而存儲器某單元位線上的信息同存儲器外部相通。這時，就可以對該單元位線上的信息進展讀寫操作。 寫入時，被寫入的信息從I/O線

11、和I/O線輸入。如寫1時，使I/O線為高電平， I/O線為低電平，經T7、T5與T8、T6分別加至A端和B端，使T1截止而T2導通，于是A端為高電平，觸發(fā)器為存1的穩(wěn)態(tài)；反之亦然。 讀出時，只需電路被選中， T5 、 T6與T7、 T8導通，A端和B端的電位就送到I/O線及I/O線上。假設原存的信息為1，那么I/O線上為1，I/O線上為0；反之亦然。讀出時，觸發(fā)器的形狀不受影響，故為非破壞性讀出。 靜態(tài)RAM的組成 靜態(tài)RAM的組成如圖9.5所示。存儲體是一個由6464= 4096個6管靜態(tài)存儲電路組成的存儲矩陣。在存儲矩陣中，X地址譯碼器輸出為X0-X63共64根行選擇線，Y地址譯碼器輸出為

12、Y0-Y63共64根列選擇線。只需行列都被選中的那個存儲電路，才干進展讀出和寫入。 圖中為4K1位的存儲器，因此它僅有一個I/O電路。如果要組成字長為8位的存儲器，那么同時有8個存儲電路與外界交換信息。這種存儲器，將列按8位分組，每根列選擇線控制一組的列向門同時翻開，相應地也應有8個I/O電路。每一組的同一位，共用一個I/O電路。 對于每塊芯片，都有一個片選控制端CS，只需當該端加上有效信號時，才干對該芯片進展讀寫操作。 靜態(tài)RAM芯片舉例 常用的靜態(tài)RAM芯片有21141K 4位、2142 1K 4位 、2141 4K 1位 6116 2K 8位 、62648K 8位、62256 32K 8

13、位和628128 128K 8位等。 6116有2K 8位=16384個存儲位，2K 表示芯片內的地址有11位A0-A10，8位表示一個單元有8個二進制位。 芯片內有128128的存儲單元矩陣。它有11條地址線，7條用于行地址譯碼，4條用于列地址譯碼，每條列地址譯碼線控制8個根本存儲單元128 16 8。6116的任務方式如表9-2所示。 表9-2：6116芯片的任務方式 6264芯片 8K 8位：片內地址13根，每個存儲單元8位。目前常用的6264是8K 8位的靜態(tài)RAM芯片，它的引腳如圖9.7所示。它有13根地址線，有兩個片選信號CE1和CE2，運用時可以只用一根，這時使另一根總是有效。C

14、SOEWE任務方式001讀010寫1未選通它的操作控制如表9-3所示。 圖9.7 6264的引腳圖 2、動態(tài)RAMDRAM 動態(tài)RAM的根本單元 動態(tài)RAM是以MOS管柵極電容能否充有電荷來存儲信息的，其根本單元如圖9.8所示。 由于只用一個管子，所以功耗很低，存儲容量可做得很大。它是由T1管和寄生電容Cs組成的。 讀操作時，地址譯碼電路使某條字選擇線為高電平， T1管導通，那么存儲在Cs上的信息經過T1管送到D線上，再經過放大，即可得到存儲的信息。 寫操作時，使字選線上為高電平，T1管導通 ，待寫入的信息由位線D數據線存入Cs 。 Cs上的信息被讀出后，其存放的電壓由0.2V下降為0.1V，

15、所以這是一種破壞性讀出，讀出后必需重寫。 刷新操作。 由于電容上的信息隨時間添加漸漸消逝所以這種存儲單元必需定期刷新，以堅持他所存的信息。刷新操作實際上也是一次讀操作。不過這時信息并不讀到數據線上。目前計算機的內存大多采用這種單管的動態(tài)存儲器。 動態(tài)RAM芯片舉例 MCM511000是1M1位的高速動態(tài)RAM，圖9.9是它的引腳圖。10根9根1根 在芯片中有10條地址線，被行列分時復用；D和Q分別是數據輸入線和數據輸出線；控制線有讀寫線W、行地址選通線RAS、列地址選通線CAS和測試功能使能線TF。芯片內部功能如圖9.10所示。芯片的存儲體是一個512行2048列 = 1048576位的存儲陣

16、列。 A0-A9 10位地址線在RAS控制下先送到行地址鎖存器，其中9位行地址譯碼后產生512根行選擇線。另一根行地址線與A0-A9 10位列地址在CAS控制下，譯碼產生2048根列選擇線。 讀出和寫入是分開的，W=低時為寫入，D引腳上的數據經信號放大和 I/O門控寫入選中的存儲單元。W=高時為讀出操作，被選中單元的數據被讀出到Q線上。 刷新是逐行進展的，由刷新地址計數器9位和刷新控制器進展，要求8ms對整個存儲體刷新一次，那么對每一行 刷新要8000/512=15.6微秒。 動態(tài)RAM刷新控制邏輯 圖9.11是由4 K1位動態(tài)存儲器組成的存儲模塊中的刷新控制邏輯。該邏輯分為兩大部分：32個4

17、 K1位動態(tài)RAM組成的存儲模塊、總線驅動器和外圍電路。每個芯片上有兩條控制信號線CS和CE，在刷新操作時CS為高電平，數據輸入輸出處于高阻態(tài)被制止。CE是芯片使能控制。邏輯的另一部分是總線驅動器和外圍電路，外圍電路主要是刷新時鐘發(fā)生器、刷新地址計數器、芯片使能邏輯和2到1的多路轉換器。 2到1的多路轉換器輸出動態(tài)RAM的行地址，正常操作時，輸出從地址總線來的行地址；刷新操作時，輸出有刷新地址計數器來的行地址。 刷新時，刷新時序使一切芯片的CS處于無效形狀，數 據輸入輸出被制止。并使4個存儲組的CE全部有效，同時對4個存儲組刷新。每一個存儲組共有64行512列根本存儲單元。一個刷新周期內只刷新

18、有刷新地址計數器所選中的那一行中的全部單元。在每次刷新周期終了后，刷新計數器加1。動態(tài)存儲器刷新時間間隔普通為2ms，因此在2ms內要刷新64行。 動態(tài)RAM控制器 與SRAM比，DRAM要復雜的外部電路支持。圖9.12顯示了DRAM控制器的根本構造，它由以下幾個部分組成： 地址多路開關：它一方面將CPU的地址總線轉換成分時的DRAM行列地址，另一方面在地址總線與刷新地址之間切換。 刷新地址計數器：每次刷新由它提供刷新地址。 刷新定時器：提供刷新定時信號。 仲裁電路：因CPU訪存與刷新是異步的，故有能夠發(fā)生沖突?？梢愿鶕欢ǖ膽?zhàn)略決議誰有優(yōu)先權通常是刷新優(yōu)先。 定時發(fā)生器：擔任產生行、列地址選

19、通訊號、讀寫控制信號等。 如今曾經有將DRAM芯片和DRAM控制器集成在一同的產品。 DRAM的演化和DIMM DRAM的演化 存儲器芯片的容量和速度在不斷地提高，此外還改良存儲器的組織構造和訪問方式。 較早時的FPM 快頁方式DRAM，EDO擴展數據輸出 DRAM，到目前的SDRAM同步DRAM，以致新一代的DDR雙數據率 SDRAM和RDRAM(Rambus DRAM等。 SDRAM可用一個時鐘周期完成一個數據的訪問和刷新，因此大大提高了數據傳輸率，成為目前微機的主流。 SDRAM DIMM的接口信號 目前運用168線的雙邊接觸內存模塊DIMM插槽，存儲條可直接插在上面。168個信號分成6

20、組：地址線、數據信號線、串行存在探測SPD:Serial Presence Detect信號線、控制線、電源信號和其它信號線。 3、雙端口RAM 雙端口RAM的根本構造 雙端口RAM提供了兩個獨立的端口，每個端口有本人的控制線、地址線和輸入輸出數據線。具有兩個端口的DS1609的內部構造如圖9.13所示。主要由雙口存儲陣列和兩個完全獨立的端口A、B組成。其中雙口存儲陣列中的存儲單元電路如圖9.14的左圖所示，其中心仍屬靜態(tài)存儲器，由8個MOS管構成；A、B端口分別由地址/數據復用線控制邏輯和芯片操作控制邏輯構成。 讀寫操作 讀周期時，地址/數據復用線AD0-AD7分時運用， CE#和OE#這里

21、的#號表示低電平有效，相當于上劃線同時有效為讀操作，這時WE#必需維持高電平。 寫周期時，地址/數據復用線AD0-AD7分時運用， CE#和WE#這里的#號表示低電平有效，相當于上劃線同時有效為寫操作，這時OE#必需維持高電平。 仲裁 對兩個端口同時進展讀操作時不需求仲裁，但是當兩個端口同時進展讀和寫操作或同時進展寫操作，那么需求進展仲裁。處理的方法有硬件判優(yōu)、中斷方法、令牌傳送和軟件判優(yōu)等方法，這里不作詳細引見。 4、先進先出存儲器FIFO 先進先出存儲器(FIFO)的主體是靜態(tài)存儲器，是一種允許以不同速率進展讀寫操作的存儲器，主要用作兩種或多種速度不匹配接口電路的中間緩沖。 圖9.15是美

22、國德州儀器公司消費的SN74ALVC7804/06/14低功耗單向18位的FIFO構造圖。其操作在裝載時鐘LDCK和卸載時鐘UNCK控制下同步進展。寫入操作在LDCK的作用下同步，讀出操作在UNCK的作用下同步。 寫入時，在LDCK的上升沿，數據寫入這種FIFO；讀出時，在UNCK的上升沿，數據從這種FIFO讀出，OE#為低。 FIFO的形狀信號有FULL#、EMPTY#、HF和AF/AE，分別表示存儲器滿、空、半滿和幾乎滿/幾乎空。當存儲器為滿時， FULL#輸出低，否那么為高；當存儲器空時， EMPTY#輸出為低，否那么為高；當存儲器中裝滿一半時，HF輸出為高，否那么為低。 PEN#為編程

23、允許信號，平常不用，為高電平。加電時，FIFO必需復位，在RESET#為低期間，FIFO復位。 四、只讀存儲器ROM 1、只讀存儲器的特點 信息需預先寫入，運用過程中信息只能讀出，不能寫入。 只讀存儲器是非易失性的，即斷電后信息不會喪失。 只讀存儲器主要用于存放不經常修正的信息或程序。在計算機中常用于存放各種系統(tǒng)軟件如BIOS和系統(tǒng)配置參數、運用程序和常數、表格等。 2、只讀存儲器的原理和組成 只讀存儲器存儲信息的原理 ROM的存儲元件如圖9.16所示，它可以看作是一個單導游通的開關電路。當字線選中該單元時，假設開關S是斷開的，位線D上將輸出信息1；假設S是接通的，那么位線D經T1接地，將輸出

24、信息0。 ROM的組成構造 ROM的組成構造與RAM類似，普通也由地址譯碼電路、存儲矩陣、讀出電路及控制電路等部分組成。圖9.17是有16個存儲單元、字長為1位的ROM構造圖。圖中采用了復合譯碼方式，其 圖9.16 ROM存儲單元行列地址各占2位，行列線的交叉點為選中單元。再根據被選中單元的開關形狀，數據線上將讀出1或0。圖中所示是16個存儲單元的1位，8個這樣的陣列，才干組成一個168位的ROM存儲器。 3、掩膜式ROM 掩膜ROM由廠家制成后，用戶不能修正，圖9.18是一個簡單的44位MOS型ROM，采用單向譯碼構造。假設地址為10，那么選中2號單元，輸出為0101。圖中存儲內容如表9-4

25、所示。 4、可編程只讀存儲器PROM 可編程只讀存儲器PROM可根據用戶要求寫入存儲信息，但只能寫一次。廠家出廠時，交叉點處均有二極管或三極管，用戶可以利用外部地址對存儲矩陣的管子進展選擇，如一些被燒斷，其他堅持原狀，這樣就完成了編程，但一旦寫入，那么無法更改，所以是一次性寫入的ROM。 這種片子如今已很少運用，幾乎被EPROM或閃爍存儲器替代。 5、可編程可擦寫只讀存儲器EPROM EPROM根本單元大多采用浮柵MOS管，P溝道浮柵MOS管EPROM的根本單元如圖9.19所示。初始時浮柵上沒有電荷，管子內沒有導電溝道，S源極和D漏極不導通。寫入時，在D和S間加上較高負電壓，另外加編程脈沖，D

26、和S之間瞬時產生雪崩擊穿，大量電子穿過絕緣層注入到浮動柵，當高電壓撤去后，由于浮柵被絕緣層所包圍，注入電子在室溫、無光照下可以長期保管在浮柵中。于是在D和S之間構成了導電溝道，EPROM單元導通，存儲電路輸出為“0。S和D不導通時那么輸出為“1。 EPROM芯片上方有一個石英玻璃窗口，當用紫外線照射時，就可以使浮柵上的電荷放掉，而恢復初態(tài)。普通要照射20-30分鐘。 EPROM芯片舉例 目前運用最多的是Intel公司的EPROM系列，如圖9.20所示。從2716到27512，容量從2KB到64KB都有。下面以2764A為例，引見EPROM的任務方式和性能。 2764A是8K8位的芯片，有13根

27、地址線，8根數據線，2根電壓輸入端Vpp編程電壓和Vcc，一根芯片允許端CE和一個編程端PGM，其功能框圖如圖9.21所示。 2764A有7種任務方式，如表9-5所示，分別是讀方式、輸出制止方式、備用方式、編程方式、校驗方式、編程制止方式和標識符方式。256 32 8 6、電可擦除可編程只讀存儲器EEPROM EPROM雖可多次編程，但即使內部只需一位數據有錯 誤，都必需重寫，而且要用紫外線照射，運用不太方便。 近年來出現的電可擦除可編程的只讀存儲器EEPROM能 以字節(jié)為單位擦除和改寫，給用戶帶來極大的方便。 早期的EEPROM編程時要加21V高電壓，很難在線編程和擦除。如今的EEPROM只

28、需外加單一+5V電源，除可獨立編程和擦除外，也可以在線編程和擦除。 例如：Intel 2815，2K8位 EEPROM，需加編程電壓21V； Intel 2864A，8K8位 EEPROM，不用加編程電壓 圖9. 22 2864A引腳圖，只加單一+5V，可在線編程和擦除，其引腳如圖9.22所示。2864A的任務方式如表9-6所示。表9-6：2864A的任務方式EEPROM的讀寫操作與SRAM根本一樣，只是寫入時間較長，寫一字節(jié)大約要1-5ms。7、新一代可編程只讀存儲器FLASH閃爍存儲器 閃爍存儲器兼有EEPROM的可編程才干和不易失性，并且容量大，速度快。最新的閃爍存儲器已達64M位，只需

29、單一+5V供電，便可讀寫、編程和擦除等操作。目前根本上有三類閃爍存儲器。 規(guī)范并行FLASH：如Intel 公司的A28F 系列；AMD公司的Am 28F 系列； ATMEL公司的AT29C 系列。 與非NAND FLASH 韓國三星公司的KM29N 系列，采用I/O總線為命令/地址/數據分時復用的方法，所以用于接口的引腳減少。 串行FLASH 由于采用串行接口，故接口引腳大大減少，總共只需6條引腳。如美國國家半導體公司的NM29A040/0804M/8M位。 FLASH與其他類型的存儲器比較，有一些特點，參看表9-7和表9-8。 圖9.23是日立公司消費的規(guī)范FLASH 8M位 HN29WT

30、800引腳圖和引腳闡明。它有2048256個存儲節(jié)點，每個節(jié)點有16個根本單元，總共是2048256 16 = 8Mb。 它有19條地址線，分為11條譯碼產生2048條行地址；8條譯碼產生256條列地址，組成2048256 矩陣。它的輸入輸出線有16條，可以進展8位和16位數據的操作。其它還有一些控制線，這里不再細說。第三節(jié) 存儲器與CPU的銜接一、存儲器與CPU銜接時要思索的問題 1、存儲器的容量 一個大的存儲器系統(tǒng)有幾十、幾百M字節(jié)，普通要根據系統(tǒng)來定。對于嵌入式或用戶本人做的運用系統(tǒng)，可根據實踐需求來設計存儲器的容量。 2、存儲空間的安排 微機內存包括ROM區(qū)和RAM區(qū)，它們都由許多芯片

31、組成，所以要安排地址空間，即地址分配；每個存儲器芯片還需求片選信號，這些信號如何產生等問題。 3、CPU總線的負載才干 通常CPU總線的負載才干是一個TTL器件或20個MOS器件，當總線上接的器件很多，超越允許值時，應該在總線上加接緩沖器或驅動器，以添加CPU的負載才干。 4、CPU的時序和存儲器速度之間的配合 CPU執(zhí)行存儲器讀寫指令都有固定的時序，為保證CPU讀寫存儲器的準確性，存儲器的速度必需與CPU匹配。 5、一個8位微機的存儲器子系統(tǒng) 如圖9.24所示，有4片27324K 8位 EPROM組成的16KB的ROM區(qū)，4片6116 2K 8位 SRAM組成的8KB的RAM區(qū)。二、存儲器中

32、的片選譯碼 1、地址譯碼器 74LS 集成譯碼器74LS 集成地址譯碼器常用74LS，它的引腳和邏輯電路如圖9.25所示。 74LS的功能如表9-9所示。它有三個使能端G1 =1 、G2A = 0 和G2B = 0；3個譯碼輸入端C、B、A決議8個輸出端的形狀。 在圖9.24中4片2732EPROM和4片6116SRAM，其地址F8000-F8FFFH F9000-F9FFFH FA000-FAFFFH FB000-FBFFFH FC000-FC7FFHFC800-FCFFFHFD000-FD7FFH FD800-FDFFFH范圍計算如表9-10所示： EPROM1：F8000-F8FFFH

33、；4KB EPROM2：F9000-F9FFFH；4KB EPROM3：FA000-FAFFFH；4KB EPROM4：FB000-FBFFFH；4KB SRAM1： FC000-FC7FFH；2KB SRAM2： FC800-FCFFFH；2KB SRAM3： FD000-FD7FFH；2KB SRAM4： FD800-FDFFFH；2KB 采用根本門電路 內存芯片較少的存儲器系統(tǒng)可用一些根本邏輯門電路來實現。圖9.24的系統(tǒng)，假設用根本門電路來做，那么EPROM1和EPROM2的片選電路如圖9.26或9.27所示。 圖9.26和圖9.27中，當高位地址 A19-A12為11111000，且

34、 IO/M = “L時，門電路1輸出“L，選中EPROM1；而當 A19-A12為11111001，且IO/M = “L時，門電路2輸出“L，選中EPROM2。圖9.24的系統(tǒng)假設全部用門電路譯碼，那么需求6個這樣的門電路組合。 IO/M 圖9. 26中EPROM1的片選信號CE，用非門和或門來實現，邏輯表達式表示如下：CE = A19+A18+A17+A16+A15+A14+A13+A12+IO/M 圖9. 27中EPROM1的片選信號CE，用非門和與非門來實現，邏輯表達式表示如下：CE = A19 A18 A17 A16 A15 A14 A13 A12 IO/M 同理，可寫出圖9.28中E

35、PROM2的片選信號CE的邏輯表達式。2、實現片選的三種方法 全譯碼法 圖9.24所示的存儲器譯碼電路中，CPU的全部地址線 A19-A0都參與地址譯碼，因此對應于存儲器芯片中的任意單元都有獨一確定的地址，這種片選方法稱為全譯碼。 有些CPU有IO/M線來區(qū)分IO讀寫，還是存儲器讀寫；有的CPU沒有IO/M線，但有獨立的IO線，如IOR、IOW和存儲器讀寫線MR、MW。 部分譯碼法圖9.24所示的存儲器譯碼電路中， 假設A19不參與譯碼，即74LS的G1端接+5V，那么A19不論是“0還是“1，只需A18-A12滿足1111000都能選中EPROM1，那么EPROM1的地址范圍為78000-7

36、8FFFH和F8000-F8FFFH，那么一個存 儲單元可以由兩個地址碼來選中，這種片選方法稱為“部 分譯碼。由此可見，部分譯碼法，地址將產生重疊景象。 線選法 線選法是只用高位地址總線中的某一條來控制片選。 A0-A11 A0-A10 A0-A10 假設一個微機系統(tǒng)存儲容量較小，例如只需求4KB的EPROM區(qū)和4KB的SRAM區(qū)，那么可不采用譯碼器芯片74LS，而采用圖9.28所示的片選電路。 該圖中，有1片2732EPROM和2片6116SRAM，共8KB的存儲器系統(tǒng)。圖中A11-A0直接同2732的地址線相連，A10-A0直接同6116的地址線相連。地址線A11用來區(qū)分兩片6116的地址

37、范圍。地址線最高位A19用來劃分4KBEPROM區(qū)和4KB SRAM區(qū)的地址范圍。 A19=0選中SRAM， A19=1選中EPROM。 4KB EPROM區(qū)和4KB SRAM區(qū)分別對應于512K個地址，這樣一個存儲單元可以有128個地址來選中，凡是A19、A11-A0這13位地址固定，A18-A12這7位地址為恣意值的128種地址碼都能選中同一存儲單元，這稱為“地址重疊。 三、存儲器芯片的銜接 1、位擴展和字節(jié)擴展 存儲器芯片可以是1位、4位和8位的構造，而存儲器系統(tǒng)都是以字節(jié)編址的。一個大的存儲器系統(tǒng)是由很多芯片組成的，這些芯片采用位并聯來進展位擴展，采用地址串聯進展字節(jié)擴展。 例如：用2

38、564位的芯片構成1KB的存儲器，如圖9.29所示。由于每塊芯片只需4位，所以要進展位擴展，圖中采用兩塊并聯方法組成8位一個字節(jié)；每塊芯片只需256個存儲單元，所以要進展字節(jié)擴展，圖中采用地址串聯方法組成1024個存儲單元1KB。圖中采用部分譯碼法，只用A8、A9兩根地址線譯碼產生四根片選線。每根 對應的地址范圍分別為0-255、256-511、512-767和768-1023A9以上的地址線固定為0。 例如：用64K1位RAM構成256KB的存儲器系統(tǒng)，問： 需求多少個RAM芯片？ 設系統(tǒng)地址線有20位，采用全譯碼，那么需求多少 位地址作為片外地址譯碼？片內地址多少位？ 解：需求芯片數= 位

39、擴展數字節(jié)擴展數，此題中 位擴展數=8/1=8 字節(jié)擴展數=256/64= 4 所以需求芯片數=8 4=32片 片內地址16位，片外地址= 20-16= 4位 2、存儲器芯片存取時序及與CPU時序的配合 由于CPU對存儲器的讀寫有固定的時序，因此要保證CPU對存儲器的正確存取，存儲器的存取時序必需與CPU的時序相匹配。8086的讀寫周期都是4個時鐘周期，假設存儲器的速度較慢，在規(guī)定的4個時鐘周期內不能完成讀寫操作，那么必需在T3周期后插入等待周期Tw，詳細插入幾個等待周期，要視存儲器芯片而定。可以參看書上 P153-P154頁的圖。第四節(jié) PC微機的存儲器一、PC微機存儲器的空間分布表9-11

40、：Intel CPU芯片的存儲空間CPU芯片地址線根尋址空間數據線根8086201 MB16802862416MB1680386324GB3280486324GB32805863664GB64(32) 8088/8086只需20根地址線，可尋址1MB空間。表9-12是IBM PC/XT存儲器空間分布。地址00000-BFFFFH共768KB RAM存儲區(qū)，地址C0000H-FFFFFH 共256KB ROM區(qū)。 80386地址線有32條，可尋址4GB物理地址空間。實踐內存容量為4MB或8MB。圖9.30是一個80386微機系統(tǒng)4MB 內存分布圖，其中低端640KB為根本內存，從 A0000-F

41、FFFFH的384KB是上位內存區(qū)。從100000H到3FFFFFH的3MB是擴展內存，擴展內存的第一個64KB稱為高端內存區(qū)。此外，還有1MB的擴展內存。二、PC微機內存類型及管理 1、系統(tǒng)存儲器 系統(tǒng)存儲器就是PC/XT所運用的1MB地址空間，由常規(guī)內存和上位內存區(qū)組成。 常規(guī)內存：存儲器低端640KB，地址為00000-9FFFFH，由DOS一致管理，主要存放BIOS、DOS、常駐內存程序和運用程序等。 上位內存區(qū)：從A0000H-FFFFFH的384KB是上位內存區(qū)，只讀ROM、顯示適配器。磁盤驅動器緩沖器及其它硬件擴展卡都運用這部分存儲器。 下面引見的上位內存塊和擴展存儲器64KB的

42、存儲窗口，均位于上位內存區(qū)中。2、擴展存儲器 擴展存儲器是指80286以上微機系統(tǒng)中1MB以上的內存。 擴展存儲器運用專門的擴展存儲器驅動程序，擴展存儲器規(guī)范 XMS一致運用擴展存儲器的規(guī)范，并定義了內存中三個特殊區(qū)域：高端內存區(qū)、上位內存塊、擴展內存塊。 高端內存區(qū)：是擴展內存的第一個64KB空間，80286以上微機可將DOS安裝到高端內存區(qū)，從而留出更多的常規(guī)內存供應用程序運用。 上位內存塊：是上位內存區(qū)中一些未被運用的存儲空間，經過專門的硬件或內存管理軟件可訪問到。在80386中，可以在這部分空間中運轉設備驅動程序和內存駐留程序。 擴展內存塊：是擴展存儲器中除高端內存區(qū)以外的剩余存儲區(qū)域

43、。3、擴展存儲器 擴展存儲器通常安裝在專門的擴展內存卡上，由擴展內存管理程序來管理。擴展存儲器的技術規(guī)范是擴展存儲器規(guī)范EMS。 擴展存儲器被劃分成假設干個16KB的頁面,經過訪問上位內存區(qū)中一個64KB的存儲窗口，可以讀寫擴展存儲器的4個不同的頁面。 在此80386以上微機系統(tǒng)中，可以將擴展存儲器中的一些內存模擬成擴展存儲器來運用。 由于存儲器的集成技術越來越高，如今的微機曾經不用擴展存儲器。第五節(jié) PC 微機存儲器的擴展技術一、高速緩沖存儲器Cache 1、運用Cache的必要性 計算機內存主要是DRAM，價錢低、容量大，但存取速度難以提高；而CPU速度提高很快。目前CPU的速度比DRAM

44、要快一個數量級以上，導致兩者速度不匹配。慢速存儲器限制了高速CPU的性能，限制了計算機性能的進一步開展和提高。 半導體存儲器中，只需雙極型TTL SRAM，存取速度與CPU處于同一量級，但這種RAM價錢較貴，功耗很大，集成度低，所以不能將一切DRAM都采用SRAM。折中的 方法是分級處置，在主存和CPU之間加一個容量相對小的雙極型SRAM作為高速緩沖存儲器Cache。 目前Cache的容量大多為256KB、512KB，分為一級Cache、二級Cache等。CPU訪問Cache的命中率可到達90% - 98%，這樣就大大提高了CPU訪問數據的速度。 2、程序的部分性原理 對大量典型程序的運轉情況

45、分析結果闡明，在一個較短時間內，由程序產生的地址往往集中在存儲器邏輯地址空間的很小范圍內。在多數情況下，指令是順序執(zhí)行的，因此指令地址的分布就是延續(xù)的，再加上循環(huán)程序段和子程序段要反復執(zhí)行多次，因此對這些地址的訪問就具有時間上集中分布的傾向。數據這種集中傾向不如指令明顯，但對數組的存儲和訪問，以及任務單元的選擇都 可以使存儲器地址相對集中。 這種對部分范圍的存儲器地址頻繁訪問，而對此范圍以外的地址那么訪問較少的景象，稱為程序訪問的部分性。 Cache的設計利用了程序訪問的部分性原理。在主存和CPU之間設置Cache，把正在執(zhí)行的指令地址附近的一部分指令或數據從主存裝入Cache中，供CPU一段

46、時間運用，這是完全可行的。 3、 Cache的根本任務原理 目前微機中Cache普通裝在主板上，在Intel 486 CPU中集成了8KB的數據和指令共用的Cache；在Pentium CPU中集成了8KB的數據Cache和8KB的指令Cache，與主板上的Cache構成兩級Cache構造。 CPU首先在第一級Cache中查找數據，假設找不到，那么在在第二級Cache中查找；假設數據不在這兩級Cache中，那么Cache控制器從主存中獲取數據，同時將數據提供應CPU，并修正兩級Cache。兩級Cache的結合，提高了命中率。命中率是指CPU訪問Cache操作的勝利概率，可高達98%。 圖9.3

47、1顯示了帶有Cache存儲器的存儲系統(tǒng)的構造。中間方框中的Cache控制部件實踐上為一塊芯片82385，其任務原理大致如下： 由于Cache對CPU是透明的，故CPU每次均假定訪問主存，因此CPU送出的地址均是主存地址。該地址保管在Cache控制部件內的主存地址存放器MA中。 Cache容量遠小于主存容量，故只需一部分主存內容保管在Cache中的，控制部件應能檢索哪一部分內容在Cache中。為此，可以用MA中的地址作為關鍵字在主存 -Cache地址變換部件由按內容進展訪問的相聯存儲器CAM構成中進展檢索。 假設檢索勝利，闡明要訪問的主存的某一部分曾經保管在Cache中。此時可根據CAM中的Ca

48、che地址轉而訪問Cache。 假設檢索不勝利，闡明要訪問的主存的某一部分不在Cache中。此時CPU可直接訪問主存，同時根據某種算法將從主存中獲得的信息以及該地址附近的內容送入Cache由于根據某種假設，這塊數據很能夠還要被訪問 。 由此可見， cache控制部件主要需求處理三個問題：如何在主存地址與cache地址之間進展轉換；在cache不命中時如何交換cache中的內容；如何堅持主存與cache的一致性。 4、 cache地址映象和變換不要求 在主存的地址和cache地址間建立一種確定的邏輯關系，即根據主存的地址來構成cache的地址。這樣的邏輯關系稱為地址映象。 地址映象關系可用一張表

49、來表示，這張表反映主存單元和cache單元的對應關系。通常用快速存儲器來實現。 直接映象 一個主存塊只能映象到cache中的獨一一個指定塊的地址映象方式稱為直接映象。 地址映象方法普通是將主存塊地址對cache的塊數取模得到cache中的塊地址，這相當于將主存的空間按cache的尺寸分區(qū)，每區(qū)內一樣的塊號映象到cache中一樣的位置。如圖9.37所示。 實現地址轉換的過程如圖9.38所示。其中地址映象用 主存分為M個區(qū)，每個區(qū)有N個塊，總共有MN塊，編號從0到MN-1。Cache有N個塊。的塊表中包含cache存儲器各塊的區(qū)號。主存地址分成三段：區(qū)號、塊號和塊內地址。區(qū)號作為標志存放在地址映象

50、表中，用于判別命中與否。主存的塊號直接用于查地址映象表，塊內地址用于塊內尋址。 在訪存操作時，根據主存地址中的塊號讀出塊表中的區(qū)號，并與當前地址的區(qū)號進展比較，結果一樣表示cache命中，訪問可對cache 進展；不一樣那么表示不命中，訪問需對主存進行。例1：設一個cache的容量為2KB，每個塊為16B，求： 該cache可包容多少個塊？ 假設主存容量是256KB，那么主存有多少個塊？ 主存的地址有多少位？ Cache地址有多少位？ 在直接映象方式下，主存中的第i塊映象到Cache中哪 一個塊中？ 進展地址映象時，存儲器地址分成哪幾段？各段有幾位？ 解： cache中有2048/16=128

51、個塊 主存有256K/16=16384個塊 主存容量為256KB=218字節(jié)，所以主存字節(jié)地址有18位。 Cache容量為2KB=211字節(jié)，所以cache的字節(jié)地址為11位。 在直接映象方式下，主存中的第i塊映象cache中第i MOD 128 塊中。 存儲器的字節(jié)地址分成三段：區(qū)號、塊號和塊內地址，分別為7位、7位和4位。 全相聯映象 每個主存塊都可以映象到任何cache塊的地址映象方式稱為全相聯映象。如圖9.39所示。 采用全相聯映象后，地址變換方式如圖9.40所示。 Cache地址中，塊內地址即主存的塊內地址， cache塊號那么根據主存從塊表中查到。塊表中包含cache存儲器各塊的主

52、存塊號以及對應的cache塊號。在訪存操作時，根據主存地址中塊號，在塊表中查找能否有一樣的主存塊號。假設有一樣的，那么表示cache命中，將對應的cache塊號取出以對cache進展訪問。沒有一樣的，那么表示cache不命中，在對主存進展訪問并將主存中的塊調入cache時，將主存塊號和cache塊號寫入塊表中，以改動映象關系。 查找地址映象表時需求查找表中的每一項，全部查完才干確定cache不命中。 全相聯映象簡單，只需用查到的cache塊號交換主存塊號即可構成cache地址。缺陷是每次要在很短時間內進展塊表查找，實現起來構造復雜，操作時間長，硬件昂貴。所以全相聯的cache普通用于容量較小的

53、cache中。 組相聯映象 組相聯映象指的是將存儲空間分成假設干組，各組之間是直接映象，而組內各塊之間那么是全相聯映象。如圖9.41所示。這時主存也按cache的容量分區(qū)，每個分區(qū)又分成假設干個組，每個組包含假設干個塊， cache也進展同樣的分組。 主存中的數據塊可調入cache中一個指定組內的恣意塊中，但主存中一個組的地址空間只能映象到一樣的組中，即組內是全相聯映象，組間是直接映象。 組相聯映象中，組的個數和組內的塊數普通是2的冪次。主存地址分成四段：區(qū)號、組號、主存組內塊號和塊內地址。 cache地址分為三段：組號、組內塊號和塊內地址。 組相聯映象的地址變換如圖9.42所示。 Cache

54、的塊內地址和組號直接取自主存地址由于組間是直接映象，組內的塊號那么是查找塊表的結果。 塊表中包含cache存儲器各塊的主存區(qū)號、組內塊號以及對應的cache組內塊號。在訪存操作時，根據主存地址中的區(qū)號和塊號在塊表中對應的假設干項中查找能否有一樣的主存區(qū)號和組內塊號，假設有，那么表示命中，將對應的cache組內塊號取出以對cache進展訪問；沒有一樣的，那么表示不命中。那么將主存中的塊調入cache中的同時將主存區(qū)號、組內塊號和cache的組內塊號寫入塊表中，以改動地址映象關系。 5、交換算法 cache的容量遠小于主存，因此cache的命中率不能夠等于1。因此，當CPU訪問的數據不在cache

55、內即不命中時，應訪問主存，并把數據所在的塊調入cache，以交換cache中的塊。終究cache中的哪一塊應被交換呢？這就是交換算法問題，交換的原那么是保證交換以后的命中率盡能夠高。 隨機交換法RAND 這種方法是在cache中恣意選一塊交換。該方法沒有考慮程序運轉的歷史記錄，因此效果不太好。 先進先出FIFO算法 它把最先調入的塊作為被交換對象，故每頁均保管一個裝入 順序數。優(yōu)點是實現簡單，但命中率不高。 最近最少運用法LRU算法 此法基于這樣一種假設，即最近最少運用的塊未來被使用的概率也很小，故在交換時總是選擇在cache中最近很少運用的塊。這種算法思索了程序的運轉特性，但這種算法要求提供

56、每一塊的運用頻度，并且交換時要做大量比較，以找出最少運用的塊，因此實現復雜，速度較慢。 最久沒有運用LFU算法 這是LRU算法的一個變種，它和LRU算法根本一樣，但選擇曾經有最長時間不運用的塊進展交換。因此，它把比較數值的大小變?yōu)橛泻蜔o的判別，因此運算速度快，是目前常用的算法。 6、 cache的一致性問題 cache中保管的信息實踐上是主存的一小部分的副本。由于cache的命中率很高，所以CPU大部分時間實踐上直接訪問cache而不是訪問主存。這就有一個主存和cache的內容一致性的問題。主要有兩個緣由會導致主存和cache內容的不一致：一是改動了cache的內容，而主存沒有改動；二是輸入輸

57、出設備或其他主控部件改動了主存內容，而cache的內容沒有隨之改動。 對于前一個緣由，常用的處理方法是寫直達法和寫回法兩種。 寫直達Write Through法：這種方法是在寫入cache的同時也寫入主存。它的優(yōu)點是可以一直保證CPU操作時主存和cache內容的一致性。但缺陷是這勢必會呵斥CPU訪存速度的降低。 寫回Write Back法：在CPU寫入cache時，主存并不更新，而是在cache中加以標志。當該頁被從cache中淘汰時，再把該頁全部寫回主存。而只讀或沒有被更矯正的cache頁面那么無需寫回操作。 至于第二個緣由呵斥的cache和主存不一致，有“共享數據不放入cache、 “共享

58、cache、“播寫法等多種處理方法，這里就不再引見了。 二、虛擬存儲器 1、虛擬存儲器的根本概念 主存-輔存層次 主存普通由半導體器件構成，輔存普通為磁存儲器和光存儲器。主存的速度遠高于輔存，但輔存本錢低，容量大，而且斷電后信息不會喪失。 CPU不能直接訪問輔存，輔存主要用于存放大量程序、數據文件。當CPU執(zhí)行某程序時，在存儲管理軟件和有關硬件的支持下，把有關程序從輔存調入主存，再由CPU執(zhí)行，這樣便構成了主-輔存的存儲層次。 虛擬存儲器的概念 一臺計算機主存容量有限，而輔存容量很大，假設一個程序及數據要比主存容量大，就無法運轉。為處理這類問題，采用了硬件和軟件的綜合技術 虛擬存儲器。 虛擬存

59、儲器是將主存和輔存的地址空間一致編址，構成一個龐大的存儲空間，如圖9.33所示。程序運轉時，允許存放在虛擬存儲器中的數據或程序只需一部分調入主存，CPU以虛擬地址訪問主存，由硬件和軟件找出虛地址和物理地址的對應關系，判斷這個虛地址指示的單元內容能否已裝入主存。假設在主存，CPU直接執(zhí)行已在主存的程序；假設不在主存，便由 存儲管理軟件和相應的硬件把要訪問的程序塊從輔存調入主存，并把程序虛地址變?yōu)閷嵉刂泛筮\轉。這種調度是以程序塊為單位進展的。 實地址和虛地址 用戶編制程序時運用的地址稱為虛地址或邏輯地址，其對應的存儲空間稱為虛存空間或邏輯地址空間；而計算機物理內存的訪問地址那么稱為實地址或物理地址

60、，其對應的存儲空間稱為物理存儲空間或主存空間。程序進展虛地址到實地址轉換的過程稱為程序的再定位。 為了地址映象方便，實地址和虛地址通常是分頁或分段的：實地址有實頁號p和主存頁內地址d組成；而虛地址那么由用戶號U、虛頁號P和虛存頁內地址D構成通常D=d，如圖9.34所示。 2、 虛擬存儲器的任務原理 虛存空間的用戶程序按照虛地址編程并存放在輔存中。程序運轉時，由地址變換機構根據當時分配給該程序的實地址空間把程序的一部分調入實存。每次訪問時，首先判別該虛地址所對應的部分能否在實存中：假設是，那么進展地址變換并用實地址訪問主存；否那么，按照某種算法將輔存中的部分程序調度進主存，再按同樣的方法訪問主存