同步電路設(shè)計(jì)課件

1、 同步電路設(shè)計(jì) FPGA簡(jiǎn)介 建立時(shí)間和保持時(shí)間 競(jìng)爭(zhēng)和冒險(xiǎn) 有用的設(shè)計(jì)方法 總結(jié) FPGA:現(xiàn)場(chǎng)可變成門陣列 基于查找表技術(shù)，SRAM工藝 包含的LUT和觸發(fā)器的數(shù)量非常多 ，適合復(fù)雜時(shí)序邏輯 在開發(fā)階段具有安全、方便、可隨時(shí)修改設(shè)計(jì)，極大的提升硬件系統(tǒng)設(shè)計(jì)的靈活性、可靠性, 以及提高硬件開發(fā)的速度和降低系統(tǒng)的成本 為了增加可編程邏輯器件電路工作的穩(wěn)定性，一定要加強(qiáng)可編程邏輯器件設(shè)計(jì)的規(guī)范要求，要盡量采用同步電路設(shè)計(jì) 同步設(shè)計(jì)將優(yōu)于異步設(shè)計(jì) 對(duì)FPGA 的同步設(shè)計(jì)理解為：所有的狀態(tài)改變都由一個(gè)主時(shí)鐘觸發(fā)，而對(duì)具體的電路形式表現(xiàn)為所有的觸發(fā)器的時(shí)鐘端都接在同一個(gè)主時(shí)鐘上。一個(gè)系統(tǒng)的功能模塊在內(nèi)

2、部可以是局部異步的，但是在模塊間必須是全局同步的 同步電路比較容易使用寄存器的異步復(fù)位/置位端，以使整個(gè)電路有一個(gè)確定的初始狀態(tài) 在可編程邏輯器件中，使用同步電路可以避免器件受溫度，電壓，工藝的影響，易于消除電路的毛刺，使設(shè)計(jì)更可靠，單板更穩(wěn)定 同步電路可以很容易地組織流水線，提高芯片的運(yùn)行速度，設(shè)計(jì)容易實(shí)現(xiàn) 同步電路可以很好地利用先進(jìn)的設(shè)計(jì)工具， 如靜態(tài)時(shí)序分析工具等， 為設(shè)計(jì)者提供最大便利條件，便于電路錯(cuò)誤分析，加快設(shè)計(jì)進(jìn)度 建立時(shí)間（建立時(shí)間（setup time）是指在觸發(fā)器的）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果建立時(shí)間不

3、夠，數(shù)據(jù)將不能的時(shí)間。如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器； 保持時(shí)間（保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)間。 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。被打入觸發(fā)器。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立時(shí)間和保持時(shí)間的要求 ，否則電路就會(huì)出現(xiàn)邏輯錯(cuò)誤。 在同步系統(tǒng)中，如果觸發(fā)器的setup time / hold time不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài)

4、，在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間。經(jīng)過(guò)決斷時(shí)間之后Q端將隨機(jī)的穩(wěn)定到0或1上。 亞穩(wěn)態(tài)除了導(dǎo)致邏輯誤判之外，輸出01之間的中間電壓值還會(huì)使下一級(jí)產(chǎn)生亞穩(wěn)態(tài)（即導(dǎo)致亞穩(wěn)態(tài)的傳播） 只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無(wú)法避免的 要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生；要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感 用同步來(lái)減少亞穩(wěn)態(tài)發(fā)生機(jī)會(huì)的典型電路 在圖中，左邊為異步輸入端，經(jīng)過(guò)兩級(jí)觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是即使第一個(gè)觸發(fā)器的輸出端存在亞穩(wěn)態(tài)，經(jīng)過(guò)一個(gè) CLK 周期后，第二個(gè)觸發(fā)器 D 端的電平仍未穩(wěn)定的概率非常小，因此

5、第二個(gè)觸發(fā)器 Q 端基本不會(huì)產(chǎn)生亞穩(wěn)態(tài)。這里說(shuō)的是“基本”，也就是無(wú)法“根除”。 杜絕亞穩(wěn)態(tài)的傳遞 用兩級(jí)D觸發(fā)器構(gòu)成同步器 ，通過(guò)兩極觸發(fā)器其實(shí)就是給亞穩(wěn)態(tài)足夠的脫離時(shí)間 2級(jí)從理論或?qū)嶋H使用都表明有足夠的可靠性了 對(duì)短于一個(gè)時(shí)鐘周期的異步輸入也有效 中間的觸發(fā)器很少采用，但它可以阻止 亞穩(wěn)態(tài)傳播 信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同

6、時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為“毛刺”。如果一個(gè)組合邏輯電路中有“毛刺”出現(xiàn)，就說(shuō)明該電路存在“冒險(xiǎn)”。許多邏輯電路產(chǎn)生的小的寄生信號(hào), 也能成為毛刺信號(hào)。這些無(wú)法預(yù)見的毛刺信號(hào)可通過(guò)設(shè)計(jì)來(lái)傳播并產(chǎn)生不需要的時(shí)鐘脈沖 與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出 任何組合電路都可能是潛在的毛刺信號(hào)發(fā)生器, 而時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)。 A、B、C、D四個(gè)輸入信號(hào)經(jīng)過(guò)布線延時(shí)以后，高低電平變換不是同時(shí)發(fā)生的，這導(dǎo)致輸出信號(hào)“OUT”出

7、現(xiàn)了毛刺。 我們無(wú)法保證所有連線的長(zhǎng)度一致，所以即使四個(gè)輸入信號(hào)在輸入端同時(shí)變化，但經(jīng)過(guò)PLD內(nèi)部的走線，到達(dá)或門的時(shí)間也是不一樣的，毛刺必然產(chǎn)生。 只要輸入信號(hào)同時(shí)變化，組合邏輯必將產(chǎn)生毛刺。 通過(guò)改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來(lái)減少毛刺的發(fā)生。 例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競(jìng)爭(zhēng)冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。 以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時(shí)，我們必須手工修改電路來(lái)去除毛刺。 最常用的方法是采用D觸發(fā)器 毛刺并不是對(duì)所有輸入都有危害。對(duì)于D 觸發(fā)器來(lái)說(shuō), 只要毛刺不出現(xiàn)在時(shí)鐘的

8、上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間, 就不會(huì)對(duì)系統(tǒng)造成危害, 因此可以認(rèn)為D觸發(fā)器的D輸入端對(duì)毛刺信號(hào)不敏感。 由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立時(shí)間和保持時(shí)間。根據(jù)這個(gè)特性，在系統(tǒng)中應(yīng)當(dāng)盡可能采用同步電路，因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立時(shí)間和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。 用觸發(fā)器讀取組合邏輯的輸出信號(hào)，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。 可用工作于高速時(shí)鐘的D 觸發(fā)器對(duì)組合邏輯的輸出信號(hào)進(jìn)行采樣使其強(qiáng)行與時(shí)鐘同步這里要求系統(tǒng)時(shí)鐘的頻率相對(duì)很高, 一個(gè)時(shí)鐘的采樣時(shí)延不會(huì)引起系統(tǒng)的錯(cuò)誤 一般說(shuō)來(lái)，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)

9、生電平轉(zhuǎn)換的時(shí)刻，也就是說(shuō)在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào)的保持時(shí)間內(nèi)是不會(huì)有毛刺信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行采樣，就可以消除毛刺信號(hào)的影響。 有兩種基本的采樣方法：一種方法是在輸出信號(hào)的保持時(shí)間內(nèi)，用一定寬度的高電平脈沖與輸出信號(hào)做邏輯“與”運(yùn)算，由此獲取輸出信號(hào)的電平值。 上述方法的一個(gè)缺點(diǎn)是必須人為的保證sample信號(hào)必須在合適的時(shí)間中產(chǎn)生。 另一種方法是采用低通濾波的方法來(lái)去除FPGA 器件輸出引腳上的毛刺。從原理上分析, 由于毛刺信號(hào)的持續(xù)時(shí)間很短, 因此在頻域上，毛刺信號(hào)同有用信號(hào)相比其能量分布在一個(gè)很寬的頻帶上。在對(duì)輸出波形的邊沿要求不是很高的情

10、況下, 在FPGA 的輸出引腳上串接一個(gè)RC 電路，構(gòu)成一個(gè)低通濾波器,就能夠?yàn)V除毛刺信號(hào)的大部分能量。應(yīng)該注意的是, 必須仔細(xì)選擇電容和電阻的參數(shù), 以避免使正常信號(hào)的畸變過(guò)于嚴(yán)重 在 FPGA 的設(shè)計(jì)中，全局的清零和置位信號(hào)必須經(jīng)過(guò)全局的清零和置位管腳輸入，因?yàn)樗麄円矊儆谌值馁Y源，其扇出能力大，而且在 FPGA 內(nèi)部是直接連接到所有的觸發(fā)器的置位和清零端的，這樣的做法會(huì)使芯片的工作可靠、性能穩(wěn)定，而使用普通的 IO 腳則不能保證該性能。 清除和置位信號(hào)要求象對(duì)待時(shí)鐘那樣小心地考慮它們，因?yàn)檫@些信號(hào)對(duì)毛刺也是非常敏感的。 有一個(gè)主復(fù)位Reset引腳是常用的最好方法，主復(fù)位引腳給設(shè)計(jì)項(xiàng)目中每

11、個(gè)觸發(fā)器饋送清除或置位信號(hào)。幾乎所有PLD器件都有專門的全局清零腳和全局置位。 如果必須從器件內(nèi)產(chǎn)生清除或置位信號(hào)，則要按照門控時(shí)鐘的設(shè)計(jì)原則去建立這些信號(hào)，確保輸入無(wú)毛刺 異步設(shè)計(jì)不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時(shí)間的要求。因此，異步輸入常常會(huì)把錯(cuò)誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài)。 很多異步設(shè)計(jì)都可以轉(zhuǎn)化為同步設(shè)計(jì)，對(duì)于可以轉(zhuǎn)化的邏輯必須轉(zhuǎn)化，不能轉(zhuǎn)化的邏輯，應(yīng)將異步的部分減到最小，而其前后級(jí)仍然應(yīng)該采用同步設(shè)計(jì)。下面給出一些異步邏輯轉(zhuǎn)化為同步邏輯的方法。 在同步電路設(shè)計(jì)中，有時(shí)候可以用同步置位的辦法來(lái)替代異步清 0 同步清 0 的描述方法： process

12、begin wait until clkevent and clk=1; if rst=1 then count0); else count=count+1; end if; end process; 同步清 0 的描述方法： process begin wait until clkevent and clk=1; if rst=1 then count0); else count綜合器會(huì)認(rèn)為兩個(gè)非門相當(dāng)于不經(jīng)過(guò)非門 2.通過(guò)插入一些原語(yǔ)來(lái)產(chǎn)生一定的延時(shí)，這樣形成的延時(shí)在FPGA芯片中并不穩(wěn)定，會(huì)隨溫度，器件工藝等外部環(huán)境的改變而改變 建議的方法：采用時(shí)鐘鎖存來(lái)產(chǎn)生延時(shí) 可以用高頻時(shí)鐘來(lái)驅(qū)動(dòng)一

13、移位寄存器，待延時(shí)信號(hào)作數(shù)據(jù)輸入，按所需延時(shí)正確設(shè)置移位寄存器的級(jí)數(shù)，移位寄存器的輸出即為延時(shí)后的信號(hào)。此方法產(chǎn)生的延時(shí)信號(hào)與原信號(hào)比有誤差，誤差大小由高頻時(shí)鐘的周期來(lái)決定。對(duì)于數(shù)據(jù)信號(hào)的延時(shí)，在輸出端用數(shù)據(jù)時(shí)鐘對(duì)延時(shí)后信號(hào)重新采樣，就可以消除誤差 Tco 是觸發(fā)器時(shí)鐘到數(shù)據(jù)輸出的延時(shí) Tdelay 是組合邏輯的延時(shí) Tsetup是觸發(fā)器的建立時(shí)間 Tpd是時(shí)鐘的延時(shí)參數(shù)，如果使用 PLD 的全局時(shí)鐘型號(hào)，Tpd 可以為0， 假設(shè)數(shù)據(jù)已經(jīng)被時(shí)鐘的上升沿打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器的Q端需要 Tco，再經(jīng)過(guò)組合邏輯的延時(shí) Tdelay到達(dá)的第二個(gè)觸發(fā)器的D 端，要想時(shí)鐘能在第二個(gè)觸發(fā)器

14、再次被穩(wěn)定的鎖入觸發(fā)器，則時(shí)鐘的延遲不能晚于 co+Tdelay+Tsetup 最小時(shí)鐘周期：T=Tco+Tdelay+Tsetup 最快時(shí)鐘頻率 F= 1/T 設(shè)計(jì)電路時(shí)只可以改變 Tdelay 所以縮短觸發(fā)器間組合邏輯的延時(shí)是提高同步電路速度的關(guān)鍵 要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求，縮短最長(zhǎng)延時(shí)路徑，才可提高電路的工作頻率=關(guān)鍵路徑 流水線（pipelining）：將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器 當(dāng)設(shè)計(jì)的運(yùn)行速度不符合系統(tǒng)設(shè)計(jì)要求的時(shí)候我們可以首先找到不能滿足要求的關(guān)鍵路徑，按照上述的方法將關(guān)鍵路徑上的組合邏輯拆分成多個(gè)中間用觸發(fā)器隔開，這樣很容易就可以從根

15、本上提升系統(tǒng)的運(yùn)行速度了。 當(dāng)需要將 FPGA/CPLD 內(nèi)部的信號(hào)通過(guò)管腳輸出給外部相關(guān)器件的時(shí)候，如果不影響功能最好是將這些信號(hào)通過(guò)用時(shí)鐘寄存后輸出。 狀態(tài)機(jī)具有自啟動(dòng)功能，能從非法狀態(tài)中恢復(fù) 上電時(shí)能進(jìn)入合法狀態(tài) 在 FPGA 的內(nèi)部資源里最重要的一部分就是其時(shí)鐘資源（全局時(shí)鐘網(wǎng)絡(luò)），它一般是經(jīng)過(guò) FPGA 的特定全局時(shí)鐘管腳進(jìn)入 FPGA 內(nèi)部，后經(jīng)過(guò)全局時(shí)鐘 BUF 適配到全局時(shí)鐘網(wǎng)絡(luò)的，這樣的時(shí)鐘網(wǎng)絡(luò)可以保證相同的時(shí)鐘沿到達(dá)芯片內(nèi)部每一個(gè)觸發(fā)器的延遲時(shí)間差異是可以忽略不計(jì)的。 對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。 在PLD/FPGA 設(shè)計(jì)中最好的時(shí)

16、鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。PLD/FPGA 都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。 如果時(shí)鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有固定關(guān)系，可以采用下述方法處理： 1. 使用高頻時(shí)鐘作為工作時(shí)鐘，使用低頻時(shí)鐘作為使能信號(hào)，當(dāng)功耗不作為首要因素時(shí)建議使用這種方式； 2. 在仔細(xì)分析時(shí)序的基礎(chǔ)上描述兩個(gè)時(shí)鐘轉(zhuǎn)換處的電路； 如果電路中存在兩個(gè)不同頻率的時(shí)鐘，并且頻率無(wú)關(guān)，可以采用如下策略： 1.利用高頻時(shí)鐘采樣兩個(gè)時(shí)鐘，在電

17、路中使用高頻時(shí)鐘作為電路的工作時(shí)鐘，經(jīng)采樣后的低頻時(shí)鐘作為使能 2.在時(shí)鐘同步單元中采用兩次同步法 3.使用握手信號(hào) 4.使用雙時(shí)鐘 FIFO 進(jìn)行數(shù)據(jù)緩沖 在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，最好的方法是使用分頻后的信號(hào)作為使能，而不要使用分頻后的信號(hào)作為時(shí)鐘，這樣，設(shè)計(jì)是在全局時(shí)鐘域工作。否則，時(shí)鐘的延時(shí)信息是不可靠的。不建議使用組合邏輯時(shí)鐘或門控時(shí)鐘，組合邏輯很容易產(chǎn)生毛刺，用組合邏輯的輸出作為時(shí)鐘很容易使系統(tǒng)產(chǎn)生誤動(dòng)作不建議使用行波時(shí)鐘，盡量避免采用多個(gè)時(shí)鐘，多使用觸發(fā)器的使能端來(lái)解決在可編程邏輯器件設(shè)計(jì)時(shí)，由于時(shí)鐘建立應(yīng)盡量避免采用多時(shí)鐘網(wǎng)絡(luò)，或者采用適當(dāng)?shù)拇胧p少時(shí)鐘

18、的個(gè)數(shù)，使用頻率低的時(shí)鐘盡量簡(jiǎn)化消除。 4. 觸發(fā)器的置/復(fù)位端盡量避免出現(xiàn)毛刺，及自我復(fù)位電路等，最好只用一個(gè)全局復(fù)位信號(hào)。電路中盡量避免“死循環(huán)”電路，如RS觸發(fā)器等。5禁止時(shí)鐘在不同可編程器件中級(jí)連，盡量降低時(shí)鐘到各個(gè)器件時(shí)鐘偏差值。同一個(gè)時(shí)鐘在不同可編程器件中使用時(shí)不允許級(jí)連，而且應(yīng)該保證該時(shí)鐘到達(dá)不同可編程器件輸入引腳的時(shí)鐘偏差足夠小。1.采用全局時(shí)鐘，不要將時(shí)鐘參與運(yùn)算，盡可能只使用一個(gè)時(shí)鐘，只使用一個(gè)時(shí)鐘沿2.以寄存器為邊界劃分工作模塊3.組合邏輯盡量采用并行結(jié)構(gòu) 如果沒有優(yōu)先級(jí)要求應(yīng)該盡量采用 case 語(yǔ)句來(lái)描述，這樣綜合出來(lái)的電路并行度要大一些，如果采用 if-then-else 結(jié)構(gòu)，綜合出來(lái)的電路都是串行的，增大了時(shí)延路徑4.在描述中應(yīng)該消