EDA技術(shù)及應(yīng)用實(shí)驗(yàn)指導(dǎo)書(shū)

1、EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)王衛(wèi)平編安徽理工大學(xué)計(jì)算機(jī)學(xué)院20129實(shí)驗(yàn)一熟悉 MAXPLUS設(shè)計(jì)環(huán)境（驗(yàn)證性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康牧私?MAX+PLUS開(kāi)發(fā)集成環(huán)境的輸入編輯器、 HDL綜合器、仿真器、適配器和下載器，熟悉 EDA設(shè)計(jì)流程。二、實(shí)驗(yàn)內(nèi)容熟悉 MAXPLUS操作界面和基本操作步驟。三、實(shí)驗(yàn)儀器與器材PC機(jī)。四、實(shí)驗(yàn)基本原理MAX+plus II界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA 軟件。MAX+plus II 支持原理圖、 VHDL和 Verilog語(yǔ)言文本文件，以及波形與EDIF 等格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)。 MAX+plusII 具有門級(jí)仿真器，

2、 可以進(jìn)行功能仿真和時(shí)序仿真， 能夠產(chǎn)生精確的仿真結(jié)果。 在適配之后， MAX+plusII 生成供時(shí)序仿真用的 EDIF、VHDL和 Verilog 三種不同格式的網(wǎng)表文件。MAX+plusII 支持主流的第三方EDA工具，如 Synopsys、Cadence、Synplicity、Mentor 、 Viewlogic 、 Exemplar 和 Model Technology等。 MAX+plusII支持除APEX20K系列之外的所有Altera FPGA/CPLD 大規(guī)模邏輯器件。附圖 1-1 MAX+plusII的管理器窗口MAX+plusII 的管理器窗口可以對(duì)MAX+plusII

3、的所有功能進(jìn)行管理和控制。圖 1-2 MAX+plusII 的圖形編輯器MAX+plusII 圖形編輯器 (GraphicEditor)是一個(gè)國(guó)標(biāo)選取模式的程序, 可快速建立簡(jiǎn)單或復(fù)雜的設(shè)計(jì)。完成的文件格式為*. gdf，也可讀入 OrCAD*. sch 。附圖 1-3MAX+plusII的 HDL文本編輯器MAX+plusII 的 HDL文本編輯器是很有彈性的工具， 提供多種硬件描述語(yǔ)言的文字編輯與合成的環(huán)境。其中包括有：1、Altera Hardware Description Language (AHDL)2、Very High Integrated Circuit Hardware D

4、escription Language (VHDL)3、Verilog Hardware Description Language (Verilig HDL)以 AHDL語(yǔ)法編寫(xiě)的文件格式為 *.tdf ，以 VHDL語(yǔ)法編寫(xiě)的文件格式則為 *.vhd ，而以 Verilog HDL語(yǔ)法編寫(xiě)的文件格式則為 *.v 。可以設(shè)計(jì)程序創(chuàng)建一個(gè)符號(hào)文件供圖形編輯器使用。附圖 1-4 MAX+plusII 的波形編輯器 MAX+plusII 的波形編輯器是個(gè)可做多方面應(yīng)用的編輯器：一方面可用來(lái)設(shè)計(jì)電路，其文件格式為 *.wdf, 另一方面則可以用來(lái)觀察或輸入仿真時(shí)的波形， 文件格式為 *.scf 。附圖

5、 1-5 MAX+plusII的符號(hào)編輯器MAX+plusII 的符號(hào)編輯器可以用來(lái)觀看一個(gè)邏輯電路的符號(hào)， 也可以編輯或創(chuàng)建符號(hào)文件，文件的格式為 *.sym ?？捎呻娐穲D編輯器中選取符號(hào)文件以圖形模式編輯。附圖 1-6MAX+plusII的編譯器窗口MAX+plusII 的編譯功能是將電路設(shè)計(jì)文件轉(zhuǎn)換成編程下載用的輸出文件，包括 *.pof 文件與 *.sof 文件。編譯成功后還會(huì)產(chǎn)生一些文件名相同但擴(kuò)展名不同的文件，如 *.cnf 文件、 *.rpt 文件與 *.snf 文件。設(shè)計(jì)的程序必須經(jīng)過(guò)編譯后才可以進(jìn)行時(shí)序分析、仿真與下載。附圖 1-7MAX+plusII的主菜單MAX+plus

6、II的主菜單用于啟動(dòng)各種應(yīng)用功能，并在各種應(yīng)用功能間切換。附圖 1-8MAX+plusII的新建文件MAX+plusII 的新建文件中包括4 種類型，圖形編輯文件（Graphic Editorfile）、符號(hào)編輯文件（Symbol Editorfile）、文本編輯文件（Text Editorfile）和波形編輯文件（ Waveform Editor file）。附圖 1-9MAX+plusII的仿真器界面MAX+plusII 的仿真功能非常強(qiáng)大，能夠測(cè)試顯現(xiàn)出所設(shè)計(jì)電路的邏輯與時(shí)序，故利用此仿真功能可以驗(yàn)證電路的正確性，并可以找出錯(cuò)誤的原因。附圖 1-10MAX+plusII的時(shí)序分析器界面M

7、AX+plusII 的時(shí)序分析功能可用來(lái)分析設(shè)計(jì)編譯后合成的性質(zhì)。將電路設(shè)計(jì)文件轉(zhuǎn)換成下載用的輸出文件，例如 *.pof 文件與 *.sof 文件。借助時(shí)間分析的功能可達(dá)到最佳的布局規(guī)劃， 從而加快所設(shè)計(jì)器件的的處理速度， 時(shí)序分析器包括延時(shí)矩陣分析、建立和保持時(shí)間分析以及寄存器性能分析。附圖 1-11MAX+plusII的底層圖編輯器界面MAX+plusII 的底層圖編輯器，也可以稱為引腳平面編輯器，此功能可以如同在實(shí)際器件配線般的配置電路輸入和輸出引腳， 也可觀看和修改編譯后計(jì)算機(jī)自動(dòng)配線的結(jié)果。另外，利用底層圖編輯器可以很直觀地進(jìn)行器件管腳鎖定。在MAX+plusII 的底層圖編輯器視圖

8、上雙擊左鍵來(lái)改變一下觀察模式，包含Deviceview 和 LAB view 兩種模式，同樣可以在菜單下選擇。附圖 1-11 為 LAB view 模式，附圖 1-12 為 Device view 模式。附圖 1-12MAX+plusII的底層圖編輯器Device view模式附圖 1-13MAX+plusII的編程器界面MAX+plusII 的編程器的功能是將電路設(shè)計(jì)文件轉(zhuǎn)換后的輸出文件，例如*.pof 文件與 *.sof 文件，燒寫(xiě)至 FLEX系列器件或下載至 MAX系列器件，亦可用來(lái)檢驗(yàn)與測(cè)試器件或轉(zhuǎn)換燒寫(xiě)文件格式。此功能必須配合硬件實(shí)驗(yàn)設(shè)備才能進(jìn)行。在器件編程時(shí)，首先應(yīng)該安裝軟件狗和下

9、載線，這時(shí)需要進(jìn)行硬件設(shè)置。（備注： MAX+PLUSII在 WIN2000/XP上的安裝設(shè)置：在 Windows98 上，MAX+PLUSII一旦安裝完畢，經(jīng)過(guò)設(shè)置即可使用下載功能。在 Windows2000上的安裝，除了安裝軟件外，為使用 ByteBlasterMV 下載工功能，還必須安裝硬件驅(qū)動(dòng) (dirver) ，以支持 MAX+PLUSII對(duì) PC機(jī)并口的操作。具體操作步驟如下：（ 1） 首先安裝 MAX+PLUSII（ 2） 選擇（“開(kāi)始” - “設(shè)置” - “控制面版”）（ 3） 雙擊“游戲選項(xiàng)”然后選擇“添加” - “添加其它” - “從磁盤安裝”命令，再單擊“瀏覽”瀏覽驅(qū)動(dòng)所

10、在的目錄：MAX+PLUSII的安裝目錄dirverswin2000;（ 4） 選擇“ WIN2000.inf ”，單擊“確定”；（ 5） 在“數(shù)字簽名未找到”對(duì)話框中，選擇“是” ；（ 6） 在“選擇一個(gè)設(shè)備驅(qū)動(dòng)程序”窗口中，選擇“ Altera Bytblaster ”，并單擊“下一步”；（ 7） 在接下去的“數(shù)字簽名未找到”對(duì)話框中，仍選擇“是” ；（ 8） 安裝完成，依提示，重新啟動(dòng)計(jì)算機(jī)。在 WINXP/WINNT操作環(huán)境下，若要使用下載（ DOWNLOAD）功能，同樣要安裝驅(qū)動(dòng)，安裝方法可參考在 WINDOWS2000上的安裝方法進(jìn)行，在此不再贅述。 ）五、實(shí)驗(yàn)要求要求熟悉 MAX

11、+PLUSII設(shè)計(jì)環(huán)境并將 MAX+PLUSII設(shè)計(jì)環(huán)境中功能模塊介紹以及實(shí)驗(yàn)心得寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。六、實(shí)驗(yàn)思考題結(jié)合 MAX+PLUSII編譯窗口中的 7 大模塊理解 EDA技術(shù)的設(shè)計(jì)流程。實(shí)驗(yàn)二原理圖輸入設(shè)計(jì)8 位加法器（設(shè)計(jì)性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康氖煜だ?MAX+PLUS的原理圖輸入設(shè)計(jì)方法設(shè)計(jì)簡(jiǎn)單組合電路， 掌握層次化設(shè)計(jì)方法，并通過(guò) 8 位全加器的設(shè)計(jì)把握利用 EDA軟件進(jìn)行電子線路設(shè)計(jì)的詳細(xì)流程。二、實(shí)驗(yàn)內(nèi)容利用圖形輸入法設(shè)計(jì)一個(gè)一位半加器及全加器， 再利用層次設(shè)計(jì)方法構(gòu)成 8 位加法器。三、實(shí)驗(yàn)儀器與器材PC機(jī)。四、實(shí)驗(yàn)設(shè)計(jì)思路加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如，為了節(jié)省邏輯資源，

12、減法器和硬件乘法器都可由加法器來(lái)構(gòu)成。 寬位的加法器的設(shè)計(jì)是十分耗費(fèi)硬件資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開(kāi)發(fā)中需要注意資源的利用率和進(jìn)位速度兩方面的問(wèn)題。對(duì)此，首先應(yīng)選擇較適合組合邏輯設(shè)計(jì)的器件作為最終的目標(biāo)器件，如 CPLD；其次在加法器的邏輯結(jié)構(gòu)的設(shè)計(jì)上，在芯片資源的利用率和加法器的速度兩方面權(quán)衡得失， 探尋最佳選擇， 即選擇最佳的并行進(jìn)位最小加法單元的寬度。顯然，這種選擇與目標(biāo)器件的時(shí)延特性有直接關(guān)系。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯， 運(yùn)算速度較快； 串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占

13、用更多的資源， 隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距快速增大。一般， 4 位二進(jìn)制并行加法器和串行級(jí)聯(lián)加法器占用幾乎相同的資源。 這樣，多位數(shù)加法器由 4 位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。ADDER4BCINCINS3.0S3.0A3.0A3.0COUTB3.0B3.0S7.0A7.0S7.0A7.0ADDER4BB7.0B7.0CINS7.4A7.4S3.0A3.0COUTCOUTB7.4B3.0附圖 2-18位加法器硬件結(jié)構(gòu)圖設(shè)計(jì)重要提示：1、首先應(yīng)該建立好工作庫(kù)目錄，以作設(shè)計(jì)工程項(xiàng)目的工作庫(kù)：例如設(shè)文件夾為：E:Myproject，以便將設(shè)計(jì)過(guò)程中的

14、相關(guān)文件存儲(chǔ)在此。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程 （Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)文件的文件夾，此文件夾將被EDA軟件默認(rèn)為工作庫(kù)（ Work Library）。注意，文件夾不能用中文。2、將當(dāng)前設(shè)計(jì)設(shè)定為工程：為了使 Max+plusII 能對(duì)輸入的設(shè)計(jì)項(xiàng)目進(jìn)行處理，在編譯 / 綜合設(shè)計(jì)文件之前，需要設(shè)置此文件為頂層文件，或稱工程文件： Project ，或者說(shuō)將此項(xiàng)設(shè)計(jì)設(shè)置成工程：選擇菜單“ File ” Project “Set Project to Current File ”，當(dāng)前的設(shè)計(jì)工程即被指定。也可以通過(guò)選“ File ” “ Project ” “ N

15、ame”，在跳出的“ Project Name ”窗中指定 E: Myproject 下的設(shè)計(jì)文件為當(dāng)前的工程。設(shè)定后可以看見(jiàn) MAX+plusII 主窗左上方的工程項(xiàng)目路徑指向。 這個(gè)路徑指向很重要！附圖 2-2將當(dāng)前設(shè)計(jì)設(shè)定為工程3、 選擇 VHDL文本編譯版本號(hào)和排錯(cuò)選菜單“ MAX+plus II ” “Compiler ”菜單，選擇如圖 2-3 所示界面上方的“ Interfaces ” “ VHDL Netlist Reader Settings ”，在彈出的窗口中選“ VHDL 1993”。附圖 2-3設(shè)定 VHDL編譯版本號(hào)在按“ START”鍵運(yùn)行編譯前，還需要作一件事，即在

16、進(jìn)入編輯窗，選擇 Processing 項(xiàng)，選“ Fitter Setting ”，進(jìn)入如圖 2-4 的窗口，消去最上的“ Use Quartus Fitter ”的勾。最后按“ START”鍵，運(yùn)行編譯器。附圖 2-4消去“ Use Quartus Fitter ”項(xiàng)注意，如果設(shè)計(jì)文件含有錯(cuò)誤，在編譯時(shí)會(huì)出現(xiàn)如圖2-5 所示的出錯(cuò)信息指示。有時(shí)盡管只有1、2 個(gè)小錯(cuò)，但卻會(huì)出現(xiàn)大量的出錯(cuò)信息，確定錯(cuò)誤所在的最好辦法是找到最上一排錯(cuò)誤信息指示，用鼠標(biāo)點(diǎn)成黑色，然后點(diǎn)擊如圖2-5所示窗口左下方的 “Locate ”錯(cuò)誤定位鈕， 就能發(fā)現(xiàn)在出現(xiàn)文本編譯窗中閃動(dòng)的光標(biāo)附近找到錯(cuò)誤所在。糾正后再次編譯

17、，直至排除所有錯(cuò)誤。 注意閃動(dòng)的光標(biāo)指示錯(cuò)誤所在只是相對(duì)的，錯(cuò)誤一般在上方。 VHDL文本編輯中還可能出現(xiàn)許多其它錯(cuò)誤，如：附圖 2-5確定設(shè)計(jì)文件中的錯(cuò)誤1 ）、錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程，由于沒(méi)有了工作庫(kù)，報(bào)錯(cuò)信息如下： Error ：Cant open VHDL WORK2 ）、錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 .tdf 而非.vhd ，報(bào)錯(cuò)信息如下： Error ：Line1 ， File e:muxfilemux21a.tdf: TDF syntax error: .3 ）、未將設(shè)計(jì)文件名存為其實(shí)體名，如錯(cuò)寫(xiě)為 muxa.vhd，報(bào)錯(cuò)信息如下：Error ：Line1，.VHD

18、L Design File muxa.vhd must contain .4、 時(shí)序仿真具體步驟如下：（1）、建立波形文件。為此設(shè)計(jì)建立一個(gè)波形測(cè)試文件。選擇菜單“ File ” 項(xiàng)及其“ New”，再選擇 New窗中的 Waveform Editer. 項(xiàng)，打開(kāi)波形編輯窗。（2）、輸入信號(hào)節(jié)點(diǎn)。在圖 2-6 所示的波形編輯窗的上方選擇 Node項(xiàng)，在下拉菜單中選擇輸入信號(hào)節(jié)點(diǎn)項(xiàng) Enter Nodesfrom SNF。在彈出的窗口（圖 2-7 ）中首先點(diǎn)擊 List 鍵，這時(shí)左窗口將列出該項(xiàng)設(shè)計(jì)所以信號(hào)節(jié)點(diǎn)。由于有時(shí)只需要觀察其中部分信號(hào)的波形， 因此要利用中間的 “ =”鍵將需要觀察的信號(hào)

19、選到右欄中，然后點(diǎn)擊 OK鍵即可將測(cè)試信號(hào)輸入仿真波形編輯窗。附圖 2-6 從 SNF 文件中輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn)附圖 2-7列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)（3）、設(shè)置波形參量。首先設(shè)定相關(guān)的仿真參數(shù)。 如圖 2-8 所示， 在 Options 選項(xiàng)中消去網(wǎng)格對(duì)齊 Snap to Grid 的選擇（消去勾），以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時(shí)鐘信號(hào)的周期。（4）、如圖 2-9 ，2-10 所示，設(shè)定仿真時(shí)間寬度。 選擇選項(xiàng)，在 End time 選擇窗中選擇適當(dāng)?shù)姆抡鏁r(shí)間域，如可選File項(xiàng)及其 End time50us（50 微秒），以便有足夠長(zhǎng)的觀察時(shí)間。（5）、加上輸入信號(hào)。圖2

20、-11 顯示了波形編輯窗各按鈕的功能。附圖 2-8在 Options 選項(xiàng)中消去網(wǎng)格對(duì)齊Snap to Grid的選擇（消去勾）附圖 2-9設(shè)定仿真時(shí)間寬度附圖 2-10設(shè)定仿真時(shí)間寬度注意，仿真波形文件的建立，一定要十分注意仿真時(shí)間區(qū)域的設(shè)定，以及時(shí)鐘信號(hào)的周期設(shè)置，否則即使設(shè)計(jì)正確也無(wú)法獲得正確的仿真結(jié)果。設(shè)定比較合理的仿真時(shí)間區(qū)域和信號(hào)頻率，即仿真時(shí)間區(qū)域不能太小，仿真頻率不能太高，即信號(hào)周期不能小到與器件的延時(shí)相比擬。附圖 2-11為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù)（6）、波形文件存盤。選擇 File 項(xiàng)及其 Save as 選項(xiàng)，按 OK鍵即可。存盤窗（圖 2-12 ）中的波形文件名

21、是默認(rèn)的（ .scf ），所以直接存盤即可。附圖 2-12仿真波形文件存盤（7）、運(yùn)行仿真器。選擇 MAX+plusII 項(xiàng)及其中的仿真器 Simulator 選項(xiàng)，點(diǎn)擊跳出的仿真器窗口（圖 2-13 ）中的 Start 鍵。圖 2-14 是仿真運(yùn)算完成后的時(shí)序波形。注意，剛進(jìn)入圖 2-14 窗口時(shí)，應(yīng)該將最下方的滑標(biāo)拖向最左側(cè)，以便可觀察到初始波形。附圖 2-13運(yùn)行仿真器（8）、觀察分析波形。還可以進(jìn)一步了解信號(hào)的延時(shí)情況。圖2-14 右側(cè)的豎線是測(cè)試參考線，它與鼠標(biāo)箭頭間的時(shí)間差顯示在窗口上方的 Interval 小窗中。由圖可見(jiàn)輸入與輸出波形間有一個(gè)小的延時(shí)量。附圖 2-14仿真波形也

22、可以打開(kāi)時(shí)序觀察詳細(xì)的延時(shí)參數(shù)信息，如圖2-15附圖 2-15延時(shí)參數(shù)提取五、實(shí)驗(yàn)要求將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。六、實(shí)驗(yàn)思考題為了提高加法器的速度，如何改進(jìn)加法器的進(jìn)位方式？實(shí)驗(yàn)三簡(jiǎn)單組合電路VHDL設(shè)計(jì)（設(shè)計(jì)性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康氖煜?MAXPLUS的 VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、仿真和測(cè)試。二、實(shí)驗(yàn)內(nèi)容利用 MAX+plus完成 2 選 1 多路選擇器的文本編輯輸入 (mux21a.vhd) 和仿真測(cè)試等步驟。三、實(shí)驗(yàn)儀器與器材PC機(jī)。四、實(shí)驗(yàn)設(shè)計(jì)思路設(shè)計(jì)提示：例3-1 是2 選1 多路選擇器的VHDL 完整描述，即可以直接綜合出實(shí)現(xiàn)相應(yīng)功能

23、的邏輯電路及其功能器件。圖 3-1 mux21a實(shí)體圖 3-2 mux21a結(jié)構(gòu)體圖 3-1 是此描述對(duì)應(yīng)的邏輯圖或者器件圖， 圖中，a 和 b 分別是兩個(gè)數(shù)據(jù)輸入端的端口名， s 為通道選擇控制信號(hào)輸入端的端口名， y 為輸出端的端口名。 “ mux21a ”是此器件的名稱，這類似于“ 74LS138 ”、“CD4013 ”等器件的名稱。電路圖圖 3-2 是例 3-1 綜合后獲得的電路，因而可以認(rèn)為是多路選擇器“ mux21a ”內(nèi)部電路結(jié)構(gòu)?！纠?3-1 】ENTITY mux21a ISPORT ( a, b : IN BIT;s : IN BIT;y : OUT BIT );END E

24、NTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy = a WHEN s=0 ELSEb ;END ARCHITECTURE one ;五、實(shí)驗(yàn)要求將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)四時(shí)序電路 VHDL設(shè)計(jì)（設(shè)計(jì)性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康氖煜?MAXPLUS的 VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和測(cè)試。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)觸發(fā)器 ( 類型可自定 ) 和鎖存器，給出程序設(shè)計(jì)、 軟件編譯、仿真分析詳細(xì)實(shí)驗(yàn)過(guò)程。三、實(shí)驗(yàn)儀器與器材PC機(jī)。四、實(shí)驗(yàn)設(shè)計(jì)思路設(shè)計(jì)提示：組合邏輯電路與時(shí)序邏輯電路的差別在于 , 時(shí)序邏輯電路多了存儲(chǔ)

25、元件功能部件 , 該功能部件可以記錄目前的輸出信號(hào)狀態(tài) , 來(lái)作為與輸入信號(hào)共同決定下一次輸出信號(hào)的狀態(tài)。觸發(fā)器是數(shù)字電路中最基本的結(jié)構(gòu)單元之一。在時(shí)序電路里主要應(yīng)用于：1) 數(shù)據(jù)暫存2) 時(shí)間延遲3) 計(jì)數(shù)、分頻4) 波形產(chǎn)生（脈沖、方波、雙相波）5）波形修整五、實(shí)驗(yàn)要求將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。六、實(shí)驗(yàn)思考題用不同的時(shí)鐘邊沿檢測(cè)表述，如何獲得電平觸發(fā)型鎖存器？實(shí)驗(yàn)五含有控制信號(hào)的計(jì)數(shù)器VHDL設(shè)計(jì)（設(shè)計(jì)性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)內(nèi)容在 MAX+plusII 上設(shè)計(jì)一個(gè)含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值

26、并行預(yù)置功能的 4 位加法計(jì)數(shù)器，并進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形。三、實(shí)驗(yàn)儀器與器材PC機(jī)。四、實(shí)驗(yàn)設(shè)計(jì)思路圖 5-1 是一含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能的 4 位加法計(jì)數(shù)器。如圖所示，圖中間是 4 位鎖存器； rst 是異步清信號(hào)，高電平有效； clk 是鎖存信號(hào)； D3：0 是 4 位數(shù)據(jù)輸入端。當(dāng) ENA為 1時(shí)，多路選擇器將加 1 器的輸出值加載于鎖存器的數(shù)據(jù)端；當(dāng) ENA為 0時(shí)將“ 0000”加載于鎖存器。參考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UN

27、SIGNED.ALL;ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK, RST, ENA)BEGINIF RST = 1 THENCQI = 0000;EL

28、SIF CLKEVENT AND CLK = 1 THENIF ENA = 1 THEN CQI = CQI + 1;END IF;END IF;OUTY = CQI ;END PROCESS P_REG ; -進(jìn)位輸出COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);END behav;附圖 5-14位加法計(jì)數(shù)器的RTL電路圖五、實(shí)驗(yàn)要求將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。六、實(shí)驗(yàn)思考題1、是否可以不定義信號(hào)CQI ，而直接用輸出端口信號(hào)完成加法運(yùn)算，即OUTY LED7S LED7S LED7S LED7S LED7S LED7

29、S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ;END CASE ;END PROCESS ;END ;五、實(shí)驗(yàn)要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析和實(shí)驗(yàn)過(guò)程；設(shè)計(jì)程序、程序分析報(bào)告、仿真波形圖及其分析報(bào)告。圖 6-2計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖六、實(shí)驗(yàn)思考題1、討論語(yǔ)句 WHEN OTHERS=NULL的作用。對(duì)于不同的VHDL綜合器，此句是否具有相同含義和功能？2、思考如何實(shí)現(xiàn)計(jì)數(shù)器與譯碼器連接（如附圖 6-2 所示）以及不同字母顯示電路的設(shè)計(jì)？實(shí)驗(yàn)七狀態(tài)機(jī)設(shè)計(jì)

30、 ADC0809采樣控制電路（設(shè)計(jì)性實(shí)驗(yàn)）一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)用狀態(tài)機(jī)實(shí)現(xiàn)A/D 轉(zhuǎn)換器 ADC0809的采樣控制電路。二、實(shí)驗(yàn)內(nèi)容利用 MAX+plusII 實(shí)現(xiàn) A/D 轉(zhuǎn)換器 ADC0809的采樣控制電路狀態(tài)機(jī)設(shè)計(jì)；給出仿真波形。三、實(shí)驗(yàn)儀器與器材PC機(jī)。四、實(shí)驗(yàn)設(shè)計(jì)思路用VHDL設(shè)計(jì)的狀態(tài)機(jī)的一般結(jié)構(gòu)有以下幾部分組成：1 說(shuō)明部分：說(shuō)明部分中有新數(shù)據(jù)類型 TYPE 的定義及其狀態(tài)類型（狀態(tài)名）和在此新數(shù)據(jù)類型下定義的狀態(tài)變量。 狀態(tài)類型一般用枚舉類型， 其中每一個(gè)狀態(tài)名可任意選取。但為了便于辨認(rèn)和含義明確， 狀態(tài)名最好有明顯的解釋性意義。 狀態(tài)變量應(yīng)定義為信號(hào)，便于信息傳遞。說(shuō)明部分一般放

31、在 ARCHITECTURE和 BEGIN之間。2 主控時(shí)序進(jìn)程：狀態(tài)機(jī)是隨外部時(shí)鐘信號(hào)以同步時(shí)序方式工作的，因此狀態(tài)機(jī)中必須包含一個(gè)對(duì)工作時(shí)鐘信號(hào)敏感的進(jìn)程作為狀態(tài)機(jī)的“驅(qū)動(dòng)泵” 。當(dāng)時(shí)鐘發(fā)生有效跳變時(shí)，狀態(tài)機(jī)的狀態(tài)才發(fā)生變化。狀態(tài)機(jī)的下一狀態(tài)（包括再次進(jìn)入本狀態(tài)）僅僅取決于時(shí)鐘信號(hào)的到來(lái)。 一般地，主控時(shí)序進(jìn)程不負(fù)責(zé)進(jìn)入的下一狀態(tài)的具體狀態(tài)取值。當(dāng)時(shí)鐘的有效跳變到來(lái)時(shí)， 時(shí)序進(jìn)程只是機(jī)械地將代表下一狀態(tài)的信號(hào)next_state中的內(nèi)容送入代表本狀態(tài)的信current_state中，而信號(hào)next_state中的內(nèi)容完全由其它的進(jìn)程根據(jù)實(shí)際情況來(lái)決定。當(dāng)然此進(jìn)程中也可以放置一些同步或異步清

32、零、置位方面的控制信號(hào)。 總體來(lái)說(shuō)， 主控時(shí)序進(jìn)程的設(shè)計(jì)比較固定、單一和簡(jiǎn)單。3 主控組合進(jìn)程：主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)（包括來(lái)自狀態(tài)機(jī)外部的信號(hào)和來(lái)自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時(shí)序進(jìn)程的信號(hào)） ，或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)（ next_state ）的取向，即 next_state 的取值內(nèi)容，以及確定對(duì)外輸出或?qū)?nèi)部其它組合或時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容。4 普通組合進(jìn)程用于配合狀態(tài)機(jī)工作的其它組合進(jìn)程，如為了完成某種算法的進(jìn)程。5 普通時(shí)序進(jìn)程用于配合狀態(tài)機(jī)工作的其它時(shí)序進(jìn)程，如為了穩(wěn)定輸出設(shè)置的數(shù)據(jù)鎖存器等。一個(gè)狀態(tài)機(jī)的最簡(jiǎn)結(jié)構(gòu)應(yīng)至少由兩個(gè)進(jìn)程構(gòu)成 （也有單

33、進(jìn)程狀態(tài)機(jī)， 但并不常用）即一個(gè)主控時(shí)序進(jìn)程和一個(gè)主控組合進(jìn)程，一個(gè)進(jìn)程作“驅(qū)動(dòng)泵”，描述時(shí)序邏輯，包括狀態(tài)寄存器的工作和寄存器狀態(tài)的輸出； 另一個(gè)進(jìn)程描述組合邏輯，包括進(jìn)程間狀態(tài)值的傳遞邏輯以及狀態(tài)轉(zhuǎn)換值的輸出。 當(dāng)然必要時(shí)還可以引入第 3 個(gè)和第 4 個(gè)進(jìn)程，以完成其它的邏輯功能。從一般意義上說(shuō)進(jìn)程間是并行運(yùn)行的，但由于敏感信號(hào)的設(shè)置不同以及電路的延遲，在時(shí)序上進(jìn)程間的動(dòng)作是有先后的。在設(shè)計(jì)中， 如果希望輸出的信號(hào)具有寄存器鎖存功能，則需要為此輸出寫(xiě)第 3個(gè)進(jìn)程，并把 clk 和 reset信號(hào)放 入 敏 感 信 號(hào) 表 中 。 用 于 進(jìn) 程 間 信 息 傳 遞 的 信 號(hào) curren

34、t_state和next_state ，在狀態(tài)機(jī)設(shè)計(jì)中稱為反饋信號(hào)。狀態(tài)機(jī)運(yùn)行中，信號(hào)傳遞的反饋機(jī)制的作用是實(shí)現(xiàn)當(dāng)前狀態(tài)的存儲(chǔ)和下一個(gè)狀態(tài)的譯碼設(shè)定等功能。在VHDL中可以有兩種方式來(lái)創(chuàng)建反饋機(jī)制， 即使用信號(hào)的方式和使用變量的方式，通常傾向于使用信號(hào)的方式。附圖 7-1 為一般狀態(tài)機(jī)結(jié)構(gòu)圖。圖 7-1一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖附圖 7-2 和 7-3 為控制 ADC0809采樣狀態(tài)機(jī)結(jié)構(gòu)圖和狀態(tài)轉(zhuǎn)換圖圖 7-2采樣狀態(tài)機(jī)結(jié)構(gòu)框圖圖 7-3控制采樣狀態(tài)圖ADC0809是 CMOS的 8 位 A/D 轉(zhuǎn)換器，片內(nèi)有 8 路模擬開(kāi)關(guān)，可控制 8 個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。 ADC0809的分

35、辨率為 8 位，轉(zhuǎn)換時(shí)間約 100us，含鎖存控制的 8 路多路開(kāi)關(guān)，輸出有三態(tài)緩沖器控制，單 5V 電源供電。主要控制信號(hào)說(shuō)明：如圖 7-4 所示， START是轉(zhuǎn)換啟動(dòng)信號(hào)，高電平有效；ALE是 3 位通道選擇地址（ ADDC、ADDB、ADDA）信號(hào)的鎖存信號(hào)。當(dāng)模擬量送至某一輸入端（如 IN1 或 IN2 等），由 3 位地址信號(hào)選擇， 而地址信號(hào)由 ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號(hào)（類似于 AD574的 STATUS），當(dāng)啟動(dòng)轉(zhuǎn)換約 100us 后，EOC產(chǎn)生一個(gè)負(fù)脈沖， 以示轉(zhuǎn)換結(jié)束； 在 EOC的上升沿后， 若使輸出使能信號(hào) OE 為高電平，則控制打開(kāi)三態(tài)緩沖器， 把轉(zhuǎn)換好的 8 位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線。 至此 ADC0809的一次轉(zhuǎn)換結(jié)束了。參考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT ( D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -0809的 8 位轉(zhuǎn)換數(shù)據(jù)輸出CLK ,EOC : IN STD_LOGIC