集成電路課程設(shè)計(范例)

1、集成電路課程設(shè)計1. 目的與任務(wù) 本課程設(shè)計是集成電路分析與設(shè)計基礎(chǔ)的實踐課程，其主要目的是使學生在熟悉集成電路制造技術(shù)、半導體器件原理和集成電路分析與設(shè)計基礎(chǔ)上，訓練綜合運用已掌握的知識，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片系統(tǒng)設(shè)計電路設(shè)計及模擬版圖設(shè)計版圖驗證等正向設(shè)計方法。2. 設(shè)計題目與要求2.1設(shè)計題目及其性能指標要求器件名稱：含兩個2-4譯碼器的74HC139芯片要求電路性能指標：（1） 可驅(qū)動10個LSTTL電路（相當于15pF電容負載）；（2） 輸出高電平時，|IOH|20A，VOH，min=4.4V；（3） 輸出底電平時，|IOL|4mA，VOL，man=0.4V；（4）

2、 輸出級充放電時間tr=tf，tpd25ns；（5） 工作電源5V，常溫工作，工作頻率fwork=30MHz，總功耗Pmax150mW。2.2設(shè)計要求1. 獨立完成設(shè)計74HC139芯片的全過程；2. 設(shè)計時使用的工藝及設(shè)計規(guī)則： MOSIS:mhp_n12；3. 根據(jù)所用的工藝，選取合理的模型庫；4. 選用以lambda()為單位的設(shè)計規(guī)則；5. 全手工、層次化設(shè)計版圖；6. 達到指導書提出的設(shè)計指標要求。3. 設(shè)計方法與計算3.1 74HC139芯片簡介74HC139是包含兩個2線-4線譯碼器的高速CMOS數(shù)字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖1所示，其邏輯真值表如表

3、1所示：圖1 74HC139芯片管腳圖表1 74HC139真值表片選輸入數(shù)據(jù)輸出CsA1A0Y0Y1Y2Y300001110011010101101011111011111從圖1可以看出74HC139芯片是由兩片獨立的24譯碼器組成的，因此設(shè)計時只需分析其中一個24譯碼器即可，從真值表我們可以得出Cs為片選端，當其為0時，芯片正常工作，當其為1時，芯片封鎖。A1、A0為輸入端，Y0-Y3為輸出端，而且是低電平有效。24譯碼器的邏輯表達式，如下所示：74HC139的邏輯圖如圖2所示：圖2 74HC139邏輯圖3.2 電路設(shè)計本次設(shè)計采用的是m12_20的模型庫參數(shù)進行各級電路的尺寸計算，其參數(shù)如

4、下：NMOS: ox=3.98.851012F/m n=605.312104/Vs tox=3951010m Vtn=0.81056VPMOS: ox=3.98.851012F/m p=219104/Vs tox=3951010m Vtp=0.971428V3.2.1 輸出級電路設(shè)計根據(jù)要求輸出級電路等效電路圖如圖3所示，輸入Vi為前一級的輸出，可認為是理想的輸出，即VIL=Vss, VIH=VDD。圖3 輸出級電路（1） 輸出級N管（W/L）N的計算當輸入為高電平時，輸出為低電平，N管導通，且工作在線性區(qū)，而后級有較大的灌電流輸入，要求|IOL|4mA，VOL，man=0.4V，根據(jù)NMOS

5、管理想電流分方程分段表達式： Idsn=oxntoxWLNVgsVtnVdsVds22因此，(WL)N=41033951083.98.851014605.312(50.81056)0.4(0.4)22 則，(WL)N=48(2) 輸出級P管（W/L）P的計算當輸入為低電平時，輸出為高電平，P管導通，且工作在線性區(qū)。同時要求N管和P管的充放電時間tr=tf，分別求出這兩個條件下的（W/L）P，min極限值，然后取大者。1. 以|IOH|20A，VOH，min=4.4V為條件計算（W/L）P，min極限值：用PMOS管的理想電流方程分段表達式： Idsp=oxptoxWLP(VDDVg|Vtp|)

6、(VDDVo)VDDVo22 因此, (WL)P=201063951083.98.851014219(50.971428)(54.4)(54.4)22 則，(WL)P=12. N管和P管的充放電時間tr和tf表達式分別為 令tr=tf可以計算（W/l）p,min的值，計算過程如下：1.8910420.810560.550.810562+150.81056(95200.810565)148 =5.2310420.4714285-0.9714282+150.9714289519.428565(LW)P計算得出：(LW)P=7.14103則（W/L）P=140取其中的大值作為輸出級P管的尺寸，則（W

7、/L）P=1403.2.2 內(nèi)部反相器中各MOS管的尺寸計算內(nèi)部基本反相器如圖4所示，它的N管和P管尺寸依據(jù)充放電時間tr和tf方程來求。關(guān)鍵點是先求出式中CL（即負載）。圖4 內(nèi)部反相器它的負載由以下三部分電容組成：本級漏極的PN結(jié)電容CPN；下級的柵電容Cg；連線雜散電容CS。 本級漏極的PN結(jié)電容CPN的計算 CPNCj（Wb）+Cjsw(2W+2b)其中Cj是每um2的結(jié)電容，Cjsw是每um的周界電容，b為有源區(qū)寬度，可從設(shè)計規(guī)則獲取。如若最小孔為22，孔與多晶硅柵的最小間距為2，孔與有源區(qū)邊界的最小間距為2，則取b6。Cj和Cjsw可用相關(guān)公式計算，或從模型庫選取，或用經(jīng)驗數(shù)據(jù)。其

8、中采用的模型庫參數(shù)如下所示： 總的漏極PN結(jié)電容應是N管和P管的總和，即：CPN=Cj,NWN+Cj,PWPb+Cjsw,N2WN+2b+Cjsw,P(2WP+b)=Cj,Nb+2Cjsw,NWN+Cj,Pb+2Cjsw,PWP+2b(Cjsw,N+Cjsw,P)=910560.6106+25.5251010WN+(2.033104 60.6106+61010)WP+260.6106(5.5251010 +31010)=1.429109WN+1.332109WP+6.1381015 注意：此處WN和WP都為國際單位 柵電容Cg的計算 CgCg，NCg，P（WNWP）L此處WN和WP為與本級漏極

9、相連的下一級的N管和P管的柵極尺寸，近似取輸出級WN和WP的尺寸。將輸出級N管和P管的寬長比：（W/L）N=48和（W/L）P=140代入公式進行計算，根據(jù)設(shè)計規(guī)則，=0.6，L=2=1.2，代入得：Cg=（96+280）2（0.6106）23.98.851012395105 =2.371013F 連線雜散電容CS CS一般CPNCg10CS，可忽略CS作用，因此可以得出：CL=CPN+Cg=1.429109WN+1.332109+2.431013又因為： 令tr=tf，并把CL的值代入公式，根據(jù)tr=tf2nS的條件，計算出WN和WP 的值。 （LW）P（LW）N=P2Vtn0.1VddVd

10、dVtn2+1VddVtn（19Vdd20VtnVdd）N2|Vtp|0.1VddVdd|Vtp|2+1Vdd|Vtp|（19Vdd20|Vtp|Vdd）=21920.3105650.810562+150.81056（95200.81056Vdd）605.31220.47142850.9714282+150.971428（95200.9714285） 0.343( WL)P=3( WL)N即，WP=3WN使tr=tf=2nS，即tf=(1.429109WN+1.3321093WN+2.431013)39510103.98.851012605.312104WN 1.21060.694 =2109

11、因此，（WL）N,min=1.672（WL）P,min=3（WL）N,min=6所以，內(nèi)部反相器的尺寸為：（WL）N,內(nèi)部反相器=2（WL）P,內(nèi)部反相器=63.2.3 內(nèi)部邏輯門MOS的尺寸計算內(nèi)部邏輯門的電路如圖5所示。根據(jù)截止延遲時間tpLH和導通延遲時間tpHL的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當于內(nèi)部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不變，即：圖5 內(nèi)部邏輯門代入內(nèi)部反相器的尺寸得，內(nèi)部邏輯門的尺寸為：（WL）N,內(nèi)部邏輯門=3（WL）N,內(nèi)部反相器=6（WL）P,內(nèi)部邏輯門=（WL）P,內(nèi)部反相器=6

12、3.2.4 輸入級設(shè)計由于本電路是與TTL兼容，TTL的輸入電平ViH可能為2.4V，如果按正常內(nèi)部反相器進行設(shè)計，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用如圖6所示的電路，通過正反饋的P2作為上提拉管，使ViH較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖6 輸入級電路（1）輸入級提拉管P2的（W/L）P2的計算為了節(jié)省面積，同時又能使ViH較快上升，取（W/L）P21。若取L=2，W=2，要特別注意版圖的畫法，不要違反設(shè)計幾何規(guī)則。為了方便畫版圖，此處的L允許取6。所以，WP2=6（2）輸入級P1管（W/L）P1的計算此處P1管的尺寸取內(nèi)部反相器中P管的尺寸，則(WL)P1=(WL)P,內(nèi)

13、部反相器=6（3）輸出級N1管（W/L）N1的計算由于要與TTL電路兼容，而TTL的輸出電平在0.42.4V之間，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：代入數(shù)據(jù)得：V1*=50.971428+0.81056np1+np=1.4計算得到：np=19.89又因為，所以，np=n(WL)NP(WL)P=19.89因此，(WL)N=7.20(WL)P=443.2.5緩沖級的設(shè)計（1）輸入緩沖級由74HC139的邏輯圖可知，在輸入級中有三個信號：Cs、A1、A0。其中Cs經(jīng)一級輸入反相器后，形成，用去驅(qū)動4個三輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時為了用驅(qū)動，必須加入緩沖門。由于A1、A0以及

14、各驅(qū)動內(nèi)部與非門2個，所以可以不用緩沖級。Cs的緩沖級設(shè)計過程如下：Cs的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖7所示。圖中M1為輸入級，M2為內(nèi)部門，M3為緩沖級驅(qū)動門。M1的P管和N管的尺寸即為上述所述的。圖7 Cs的緩沖級輸入級CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級間比值（相鄰級中MOS管寬度增加的倍數(shù)）來確定。如果要求尺寸或功耗最佳，級間比值為210。具體可取。N為扇出系數(shù)，它的定義是：在本例中，前級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管

15、的柵面積總和。因此，N=4(WNL+WPL)邏輯(WNL+WPL)內(nèi)部=4（12+12）2（4+12）2=6N=2.4493所以，（WL）N3=N（WL）N,內(nèi)部反相器=32=6（WL）P3=N（WL）P,內(nèi)部反相器=36=18(2)輸出緩沖級由于輸出級部分要驅(qū)動TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門M1，如圖8所示。將與非門M0等效為一個反相器，類似上述Cs的緩沖級設(shè)計，計算出M1的P管和N管的尺寸圖8 輸出緩沖級 同理，級間的扇出系數(shù)為：將內(nèi)部邏輯門等效為一個反相器，則其等效尺寸等于內(nèi)部反相器的尺寸，計算得出：N=(WNL+WPL)輸出(WNL+WPL)等效

16、=（96+280）2（4+12）2=23.5所以，N=4.855（WL）N1=N（WL）N,內(nèi)部反相器=52=10（WL）P1=N（WL）P,內(nèi)部反相器=56=303.2.6 輸入保護電路設(shè)計因為MOS器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因（如觸摸），感應的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護電路。輸入保護電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖9所示的為雙二極管、電阻結(jié)構(gòu)輸入保護電路。保護電路中的電阻可

17、以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500m2，或用Shockley方程計算。輸入保護電路的版圖可按相關(guān)的版圖設(shè)計要求自己設(shè)計，也可調(diào)用單元庫中的pad單元版圖。如果版圖設(shè)計中準備調(diào)用單元庫中的pad標準單元版圖，因其包含保持電路，就不必別外的保護電路設(shè)計。圖9 輸入保護電路至此，完成了全部器件的尺寸計算，匯總列出各級N管和P管的尺寸如下：輸入級：WLN=44 WN=88WLP=6 WP=12WLP，提拉管=1 WP,提拉管=6內(nèi)部反相器：（WL）N,內(nèi)部反相器=2 WN=4（WL）P,內(nèi)部反相器=6 WP=12輸入緩沖級：WLN=6 WN=

18、12WLP=18 WP=36內(nèi)部邏輯門：WLN=6 WN=12WLP=6 WP=12輸出緩沖級：WLN=10 WN=20WLP=30 WP=60輸出級：WLN=48 WN=96WLP=140 WP=2803.3 功耗與延遲估算在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的去路進行估算。在74HC139電路從輸入到輸出的所有各支路中，只有Cs端加入了緩沖級，其級數(shù)最多，延時與功耗最大，因此在估算74HC139芯片的延時、功耗時，就以Cs支路電路圖(如圖10所示)來簡化估算。圖103.3.1 模型簡化由于在實際工作中，四個三輸入與非門中只有一個可被選通并工作，而另三個不工作，所以估算功耗時只估

19、算上圖所示的支路即可。在Cs端經(jīng)三級反相器后，與四個三輸入與非門相連，但圖10所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負載電容CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸入與非門的兩個輸入接高電平，只將Cs端信號加在反相器上。在X點之前的電路，由于A0，A1，Cs均為輸入級，雖然A0、A1比Cs少一個反相器，作為工程估算，可以認為三個輸入級是相同的，于是，估算功耗時對X點這前的部分只要計算Cs這一個支路，最后將結(jié)果乘以3倍就可以了。在X點之后的電路功耗，則只計算一個支路。3.3.2 功耗估算CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMO

20、S電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態(tài)功耗PT即可。按下列公式計算瞬態(tài)功耗。PT=CL總Vdd2fmax其中：CPN為本級漏極PN結(jié)電容，按2.2.2相關(guān)公式計算Cg為與本級漏極相連的下一級柵電容，按2.2.2的Cg計算CS為從本級漏連接到下一級柵的連線雜散電容，其值較小，可忽略不計CL1為被斷開的三個三輸入與非門柵電容，按2.2.2的Cg計算CL為最后一級（即輸出級）的下一級柵電容，即負載電容15pFX前、X后表示Cs支路電路中X點之前或X點之后的所有器件因此，CPN,X前=1.429109（442+2262）0.6106 + 1.332109

21、（62+62182）0.6106 + 6.13810153 = 1.5551013FCPN,X后=1.429109（62+102482）0.6106+ 1.332109（62+3021402）0.6106 + 6.13810153 = 4.0941013FCg,X前=32.371013=7.111013FCg,X后=32.371013=7.111013FCL總=3CPN,X前+Cg,X前+Cs,X前+CL1+CPN,X后+Cg,X后+Cs,X后+CL =3(1.55510137.111013+0+2.371013） +4.0941013+7.111013+0+151012 =1.9431011

22、F所以，整個74HC139芯片的功耗為：PT=CL總Vdd2fmax =1.94310112530106=14.6mWP總=2PT=214.6=29.2mW3.3.3 延遲估算算出每一級等效反相器延遲時間，總的延遲時間為各級（共6級）延遲時間的總和。各級等效反相器延遲時間可用下式估算：tpd，total=i=16tpdi各字母代表的意義如圖11所示。ttVoViVddVdd0t ftpLHtpHLt r0.5圖11由上面的計算可以看出，即最后一級（即輸出級）的下一級柵電容比起其它電容都大得多，在這里為了簡化運算，用最后一級功耗乘以級數(shù)進行估算，并假設(shè)每一級延遲都相同。tf=C

23、Ltoxoxn（LW）N2Vtn0.1VddVddVtn2+1VddVtn(19Vdd20VtnVdd)=15101239510103.98.851012605.3121041480.694=4.1nStr=CLtoxoxp（LW）P2|Vtp|0.1VddVdd|Vtp|2+1Vdd|Vtp|(19Vdd20|Vtp|Vdd)=15101239510103.98.85101221910411400.732=4.1nS所以，最后一級的延遲時間為：tpd=12tf2+tr2=124.12+4.12=2.05nS總延遲為：tpd，total=6tpd=62.05=12.3nS25nS 因此該電路設(shè)

24、計滿足設(shè)計要求。4. 電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的Cs支路電路圖。為了計算出功耗，在兩個電源支路分別加入一個零值電壓源VI1和VI2，電壓值為零（如圖12所示），在模擬時進行直流掃描分析，然后就可得出功耗。圖12 電路模擬用Cs支路把此電路圖轉(zhuǎn)為SPICE文件，加入電路特性分析指令和控制語句，即可對電路進行仿真。采用前面所計算得到的各個器件的寬長比，進行第一次電路仿真，我發(fā)現(xiàn)有些仿真結(jié)果不是那么的理想，直流分析時的轉(zhuǎn)換電平Vs沒有達到1.4V，為了改變轉(zhuǎn)換電平，我對輸入級的尺寸進行適當?shù)匦薷?，使電路仿真符合設(shè)計要求。修改后的輸入級尺寸如下：WLN=22 W

25、LP=6WN=44 WP=12采用修改過的數(shù)據(jù)，再一次進行電路仿真。 4.1 直流分析當Vcs由0.4V變化到2.4V的過程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）Vs。Vs的值應該為1.4V。直流分析的原理圖如圖13所示，其對應的SPICE文件如圖13所示，直流分析的輸入輸出電壓曲線如圖15所示。圖13 直流分析原理圖圖14 直流分析SPICE文件圖15 輸入輸出電壓曲線從圖15可以看出，轉(zhuǎn)變電平Vs大約在1.4V左右，符合設(shè)計要求。4.2 瞬態(tài)分析從波形中得到tPLH、tPHL、tr和tf，然后進行相關(guān)計算。瞬時分析的原理圖如圖16所示，其SPICE文件如圖17所示，仿真波形如圖18所示：

26、圖16 瞬態(tài)分析原理圖圖17 瞬態(tài)分析SPICE文件圖18 瞬態(tài)分析波形圖從波形圖中得出：tr=3.5ns,tf=2.8ns,tpLH=2.8ns,tPHL=2.1nstpd=12tf2+tr2=123.52+2.82=1.575nS4.3 功耗分析對電壓源VI1和VI2進行直流掃描分析：“.dc lin source vI1 0 5 0.1 sweep lin source vI2 0 5 0.1 ”，輸出“.print dc p( VI1) p(VI2)”，從波形中得出p( VI1 )max和 p(VI2)max，總功耗：Ptotal=23P(V11)max+P(V12)max功耗分析的原

27、理圖如圖19所示，其SPICE文件如圖20所示，功耗分析的波形如圖21所示：圖19 功耗分析原理圖圖20 功耗分析SPICE文件圖21 功耗分析波形圖從圖中可以看出P(V11)max=-86.67pW P(V12)max=-2.6nW因此，Ptotal=2386.67103+2.6=5.72nW滿足設(shè)計要求。5.版圖設(shè)計本次設(shè)計采用層次化，全手工設(shè)計版圖。所謂層次化設(shè)計版圖就是先設(shè)計單元版圖，由簡單的單元版圖再組成較復雜的單元版圖，一層層設(shè)計，直至完成芯片的整體版圖。5.1 輸入級設(shè)計輸入級電路的版圖如圖22所示，由于提拉管的寬長比只有1，所以這里的多晶硅寬度采用6，而其它的MOS管的多晶硅均

28、采用2。圖22 輸入級5.2 內(nèi)部反相器設(shè)計由于內(nèi)部反相器的NMOS尺寸比較小，將NMOS的源級和漏極的有源區(qū)擴大，保證能夠符合設(shè)計規(guī)則，其版圖如圖23所示。圖23 內(nèi)部反相器5.3 輸入緩沖級設(shè)計由于輸入緩沖級P管的尺寸比較的大，所以P管采用兩個PMOS并聯(lián)的方式進行設(shè)計，每個的寬長比都為9，其版圖如圖24所示圖24 輸入緩沖級5.4 內(nèi)部邏輯門設(shè)計內(nèi)部邏輯門是三輸入與非門，采用多條多晶硅進行設(shè)計，其版圖如圖25所示圖25 內(nèi)部邏輯門5.5 輸出緩沖級設(shè)計由于輸出緩沖級P管的尺寸比較大，采用梳狀結(jié)構(gòu)進行設(shè)計，每個PMOS的寬長比為10，其版圖如圖26所示。圖26 輸出緩沖級5.6 輸出級設(shè)計

29、從計算結(jié)果看出，輸出級的尺寸是各個單元電路里最大的，必須采用梳狀結(jié)構(gòu)進行設(shè)計，需要多個管進行并聯(lián)來實現(xiàn)較大的寬長比，其版圖如圖27所示。圖27 輸出級5.7 連接總電路圖每一級版圖都設(shè)計完成了，將各個級的版圖進行整合，連接成最終的電路圖，按照圖2所示的邏輯圖進行連接，得到最終的總電路版圖（見附錄）。得到電路版圖后，算是大部分工作完成了，但是總電路圖還需要加上焊盤，這里引入了PAD模塊焊盤，一方面作保護電路使用，另一方面，則用來連接外部電路。5.8 版圖檢查5.8.1 版圖設(shè)計規(guī)則檢查（DRC）這一個操作與每一個子模塊的設(shè)計必須同步進行。做DRC檢查時應該分成小塊（單元）檢查。每一部分做成一個單

30、元，每個單元進行DRC檢查。在全部通過后，將單元組合成電路，最終做一次全版圖的DRC，以確保全版圖正確?？倛D的版圖設(shè)計規(guī)則檢查見圖28所示。圖28 總版圖DRC檢查由DRC檢查結(jié)果來看，總版圖符合其設(shè)計規(guī)則。5.8.2 電路網(wǎng)表匹配（LVS）檢查電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進行元件和節(jié)點的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗證版圖的正確性。為了保證總電路圖的正確性，在每一級電路的設(shè)計過程中，我都進行了一次LVS檢查，在連完總電路版圖后，與總電路圖進行LVS檢查，看是否匹配，檢查結(jié)果如圖29所示圖29 LVS檢查5.8.3 版圖數(shù)據(jù)的提交所設(shè)計的版圖通過DRC和LVS的檢查，及ERC檢查(本次設(shè)計不做)，然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)。轉(zhuǎn)換成的碼流數(shù)據(jù)如圖30所示 圖30 版圖數(shù)據(jù)6. 總圖的整理到這里，原理圖以及版圖都設(shè)計完成了，對總的版圖和原理圖進行整理，見附錄A,附錄B7. 心得體會這次課程設(shè)計的主要內(nèi)容是集成電路芯片設(shè)計，歷時兩個