第4章 組合邏輯電路

1、第4章 組合邏輯電路第第4章章 組合邏輯電路組合邏輯電路主要內(nèi)容主要內(nèi)容：數(shù)字電路按功能可分為：數(shù)字電路按功能可分為組合邏輯電路組合邏輯電路和和時(shí)序電路。時(shí)序電路。本章學(xué)習(xí)本章學(xué)習(xí)組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì)，掌握常用，掌握常用中規(guī)模組合中規(guī)模組合邏輯器件邏輯器件的功能與應(yīng)用。本章為課程重點(diǎn)內(nèi)容之一。的功能與應(yīng)用。本章為課程重點(diǎn)內(nèi)容之一。小規(guī)模集成電路組成組合邏輯電路的分析和設(shè)計(jì)方法；小規(guī)模集成電路組成組合邏輯電路的分析和設(shè)計(jì)方法；全加器、編碼器、譯碼器、數(shù)據(jù)選擇器全加器、編碼器、譯碼器、數(shù)據(jù)選擇器等常用中規(guī)模組等常用中規(guī)模組合邏輯器件的電路結(jié)構(gòu)、功能、特點(diǎn)與應(yīng)用；合邏輯器

2、件的電路結(jié)構(gòu)、功能、特點(diǎn)與應(yīng)用；中規(guī)模集成電路組成組合邏輯電路的中規(guī)模集成電路組成組合邏輯電路的分析和設(shè)計(jì)分析和設(shè)計(jì)方法；方法；組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象。組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象。教學(xué)安排教學(xué)安排：理論課12學(xué)時(shí)，實(shí)驗(yàn)課4學(xué)時(shí)第4章 組合邏輯電路第第4章章 組合邏輯電路組合邏輯電路4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用4.3.1 半加器與全加器半加器與全加器4.3.2 編碼器與譯碼器編碼器與譯碼器4.3.3 數(shù)據(jù)選擇器與多路分配器數(shù)據(jù)選擇器與多路分配器4.3.4

3、 數(shù)字比較器數(shù)字比較器4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第4章 組合邏輯電路F1=f1(A1,A2.An)F2=f2(A1,A2.An) Fm=fm(A1,A2.An)組合邏輯電路概述組合邏輯電路概述 組合邏輯電路組合邏輯電路：電路任意時(shí)刻的輸出信號(hào)僅取決于該時(shí)刻電路任意時(shí)刻的輸出信號(hào)僅取決于該時(shí)刻的輸入信號(hào)，而與信號(hào)在作用前電路原來所處的狀態(tài)無關(guān)。的輸入信號(hào)，而與信號(hào)在作用前電路原來所處的狀態(tài)無關(guān)。組合邏輯電路A1A2AnF1F2Fm第4章 組合邏輯電路組合邏輯電路概述組合邏輯電路概述 組合邏輯電路組合邏輯電路：電路任意時(shí)刻的輸出信號(hào)僅取決于該時(shí)刻電路任意時(shí)刻的輸出

4、信號(hào)僅取決于該時(shí)刻的輸入信號(hào)，而與信號(hào)在作用前電路原來所處的狀態(tài)無關(guān)。的輸入信號(hào)，而與信號(hào)在作用前電路原來所處的狀態(tài)無關(guān)。組合邏輯電路A1A2AnF1F2Fm電路特點(diǎn)電路特點(diǎn)：由于組合電路的輸出與電路原來的狀態(tài)無關(guān)，：由于組合電路的輸出與電路原來的狀態(tài)無關(guān)，所以這種電路的輸出、輸入之間沒有所以這種電路的輸出、輸入之間沒有反饋通路反饋通路，電路中也，電路中也不含不含記憶單元記憶單元，通常都是由，通常都是由門電路門電路構(gòu)成。構(gòu)成。第4章 組合邏輯電路4.1 組合電路的分析組合電路的分析 任務(wù)任務(wù)：組合電路的分析是已知邏輯電路，待求該電路的組合電路的分析是已知邏輯電路，待求該電路的邏輯功能。邏輯功能

5、。一般步驟一般步驟：由邏輯電路圖逐級(jí)寫出函數(shù)表達(dá)式；由邏輯電路圖逐級(jí)寫出函數(shù)表達(dá)式；由函數(shù)表達(dá)式列出真值表；由函數(shù)表達(dá)式列出真值表；根據(jù)真值表或表達(dá)式確定該電路的邏輯功能；根據(jù)真值表或表達(dá)式確定該電路的邏輯功能；*根據(jù)化簡(jiǎn)結(jié)果還可檢驗(yàn)出原電路的設(shè)計(jì)是否屬最佳根據(jù)化簡(jiǎn)結(jié)果還可檢驗(yàn)出原電路的設(shè)計(jì)是否屬最佳方案，并改進(jìn)之。方案，并改進(jìn)之。第4章 組合邏輯電路例例4.1.1 分析圖示電路的邏輯功能。一般步驟一般步驟：由邏輯電路圖逐級(jí)寫出函數(shù)表達(dá)式；由邏輯電路圖逐級(jí)寫出函數(shù)表達(dá)式；由函數(shù)表達(dá)式列出真值表；由函數(shù)表達(dá)式列出真值表；根據(jù)真值表或表達(dá)式確定該電路的邏輯功能；根據(jù)真值表或表達(dá)式確定該電路的邏輯功

6、能；*根據(jù)化簡(jiǎn)結(jié)果還可檢驗(yàn)出原電路的設(shè)計(jì)是否屬最佳方案，并改進(jìn)之。根據(jù)化簡(jiǎn)結(jié)果還可檢驗(yàn)出原電路的設(shè)計(jì)是否屬最佳方案，并改進(jìn)之。F1F2F3F4第4章 組合邏輯電路例例4.1.2 分析圖示電路的邏輯功能。分析圖示電路的邏輯功能。第4章 組合邏輯電路課堂練習(xí)課堂練習(xí)分析圖示電路的邏輯功能，要求寫出輸出的邏輯函數(shù)表達(dá)式，分析圖示電路的邏輯功能，要求寫出輸出的邏輯函數(shù)表達(dá)式，列出真值表，說明電路邏輯功能的特點(diǎn)。列出真值表，說明電路邏輯功能的特點(diǎn)。第4章 組合邏輯電路參考答案參考答案功能：三變量功能：三變量奇偶檢測(cè)電奇偶檢測(cè)電路。路。CBABCACBACABFABCF000100100100011110

7、00101111011110第4章 組合邏輯電路第第4章章 組合邏輯電路組合邏輯電路4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用4.3.1 半加器與全加器半加器與全加器4.3.2 編碼器與譯碼器編碼器與譯碼器4.3.3 數(shù)據(jù)選擇器與多路分配器數(shù)據(jù)選擇器與多路分配器4.3.4 數(shù)字比較器數(shù)字比較器4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第4章 組合邏輯電路4.2 組合電路的設(shè)計(jì)組合電路的設(shè)計(jì) 任務(wù)任務(wù)：根據(jù)用戶需求求得滿足功能要求的邏輯電路。 設(shè)計(jì)步驟設(shè)計(jì)步

8、驟：按文字描述的邏輯命題寫出真值表；按文字描述的邏輯命題寫出真值表；由真值表寫出函數(shù)表達(dá)式并化簡(jiǎn)；由真值表寫出函數(shù)表達(dá)式并化簡(jiǎn)；畫出相應(yīng)的邏輯圖。畫出相應(yīng)的邏輯圖。 分析設(shè)計(jì)要求，設(shè)置輸入、輸出變量；分析設(shè)計(jì)要求，設(shè)置輸入、輸出變量；設(shè)定邏輯狀態(tài)設(shè)定邏輯狀態(tài)1和和0的含義；的含義；按邏輯功能的要求列出真值表。按邏輯功能的要求列出真值表。第4章 組合邏輯電路4.3 組合電路的設(shè)計(jì)組合電路的設(shè)計(jì) 任務(wù)任務(wù)：根據(jù)用戶需求求得滿足功能要求的邏輯電路。 設(shè)計(jì)步驟設(shè)計(jì)步驟：按文字描述的邏輯命題寫出真值表；由真值表寫出函數(shù)表達(dá)式并化簡(jiǎn)；畫出相應(yīng)的邏輯圖。 當(dāng)采用小規(guī)模集成電路設(shè)計(jì)時(shí)，則要根據(jù)所選用的門當(dāng)采用

9、小規(guī)模集成電路設(shè)計(jì)時(shí)，則要根據(jù)所選用的門進(jìn)行函數(shù)化簡(jiǎn)，以求用最少的門來實(shí)現(xiàn)。進(jìn)行函數(shù)化簡(jiǎn)，以求用最少的門來實(shí)現(xiàn)。當(dāng)采用當(dāng)采用中、大規(guī)模集成電路中、大規(guī)模集成電路設(shè)計(jì)時(shí)，對(duì)表達(dá)式進(jìn)行適設(shè)計(jì)時(shí)，對(duì)表達(dá)式進(jìn)行適當(dāng)?shù)淖儞Q，以適應(yīng)所需集成電路功能的需要，然后再當(dāng)?shù)淖儞Q，以適應(yīng)所需集成電路功能的需要，然后再用最少的集成塊來實(shí)現(xiàn)。用最少的集成塊來實(shí)現(xiàn)。第4章 組合邏輯電路例例4.2.1 舉重比賽中有三個(gè)裁判：主裁判舉重比賽中有三個(gè)裁判：主裁判A、副裁判、副裁判B和和C。各人面前有一個(gè)鍵鈕，當(dāng)三個(gè)裁判，或者一個(gè)主裁判和各人面前有一個(gè)鍵鈕，當(dāng)三個(gè)裁判，或者一個(gè)主裁判和一個(gè)副裁判同時(shí)按下鍵鈕時(shí)，顯示一個(gè)副裁判同時(shí)

10、按下鍵鈕時(shí)，顯示“試舉成功試舉成功”的燈就的燈就會(huì)亮。試用與非門來設(shè)計(jì)能實(shí)現(xiàn)此功能的邏輯電路。會(huì)亮。試用與非門來設(shè)計(jì)能實(shí)現(xiàn)此功能的邏輯電路。分析設(shè)計(jì)要求，設(shè)置輸入、輸出變量；分析設(shè)計(jì)要求，設(shè)置輸入、輸出變量；設(shè)定邏輯狀態(tài)設(shè)定邏輯狀態(tài)1和和0的含義；的含義；按邏輯功能的要求列出真值表；按邏輯功能的要求列出真值表；根據(jù)所選用的門進(jìn)行函數(shù)化簡(jiǎn)，以求用最少的門來實(shí)根據(jù)所選用的門進(jìn)行函數(shù)化簡(jiǎn)，以求用最少的門來實(shí)現(xiàn)；現(xiàn)；畫出相應(yīng)的邏輯圖。畫出相應(yīng)的邏輯圖。第4章 組合邏輯電路例例4.2.2 設(shè)計(jì)一個(gè)1位二進(jìn)制加法器全加器全加器 加法器是計(jì)算機(jī)中加法器是計(jì)算機(jī)中最基本的運(yùn)算單元最基本的運(yùn)算單元，在計(jì)算機(jī)中，

11、加、，在計(jì)算機(jī)中，加、減、乘、除四則運(yùn)算都是分解為加法運(yùn)算來進(jìn)行的。減、乘、除四則運(yùn)算都是分解為加法運(yùn)算來進(jìn)行的。 半加：半加：兩個(gè)數(shù)（被加數(shù)及加數(shù)）相加，不存在來自低位的兩個(gè)數(shù)（被加數(shù)及加數(shù)）相加，不存在來自低位的進(jìn)位。進(jìn)位。 全加：全加：三個(gè)數(shù)相加，即被加數(shù)、加數(shù)及來自低位的進(jìn)位數(shù)三個(gè)數(shù)相加，即被加數(shù)、加數(shù)及來自低位的進(jìn)位數(shù)三者相加。三者相加。 任何一位的相加運(yùn)算都產(chǎn)生兩個(gè)結(jié)果：一個(gè)是任何一位的相加運(yùn)算都產(chǎn)生兩個(gè)結(jié)果：一個(gè)是 “和數(shù)和數(shù)” ，另一個(gè)是本位的另一個(gè)是本位的“進(jìn)位數(shù)進(jìn)位數(shù)” 。第4章 組合邏輯電路例例4.2.2 設(shè)計(jì)一個(gè)1位二進(jìn)制加法器全加器全加器 能實(shí)現(xiàn)半加、全加運(yùn)算的電路稱

12、為能實(shí)現(xiàn)半加、全加運(yùn)算的電路稱為半加器半加器(Half adder)、全全加器加器(Fulladder)。第4章 組合邏輯電路例例4.2.2 設(shè)計(jì)一個(gè)1位二進(jìn)制加法器全加器全加器選用一塊雙集成異或門、一塊與或非門及一個(gè)非門來選用一塊雙集成異或門、一塊與或非門及一個(gè)非門來實(shí)現(xiàn)全加器。實(shí)現(xiàn)全加器。選用與或非門及非門實(shí)現(xiàn)全加器。選用與或非門及非門實(shí)現(xiàn)全加器。COCIAiBiCi-1SiCi第4章 組合邏輯電路用異或門等構(gòu)成的全加器用異或門等構(gòu)成的全加器 =1BiAi =1&1Ci-11AiBiSi=AiCi-1CiCi =Ci-1(AiBi )+AiBiBi第4章 組合邏輯電路用用與或非門與

13、或非門構(gòu)成的全加器構(gòu)成的全加器 & 1& 1&111BiAiCi1CiSi第4章 組合邏輯電路1、組合邏輯電路的特點(diǎn)是什么？、組合邏輯電路的特點(diǎn)是什么？2、組合邏輯電路分析的一般步驟是什么？、組合邏輯電路分析的一般步驟是什么？3、組合邏輯電路設(shè)計(jì)的一般步驟是什么？、組合邏輯電路設(shè)計(jì)的一般步驟是什么？4、組合邏輯電路分析與設(shè)計(jì)的關(guān)鍵步驟是什么？、組合邏輯電路分析與設(shè)計(jì)的關(guān)鍵步驟是什么？小小 結(jié)結(jié)作業(yè)作業(yè)：P113題3（F2去掉求反）；4；8（1、3）第4章 組合邏輯電路第第4章章 組合邏輯電路組合邏輯電路4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)

14、計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用4.3.1 半加器與全加器半加器與全加器4.3.2 編碼器與譯碼器編碼器與譯碼器4.3.3 數(shù)據(jù)選擇器與多路分配器數(shù)據(jù)選擇器與多路分配器4.3.4 數(shù)字比較器數(shù)字比較器4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第4章 組合邏輯電路門電路的集成門電路的集成 第4章 組合邏輯電路q 小規(guī)模集成電路小規(guī)模集成電路(SSI)，一塊芯片上含，一塊芯片上含150個(gè)門。個(gè)門。q 中規(guī)模集成電路中規(guī)模集成電路(MSI),邏輯部件集成，含邏輯部件集成，含50100個(gè)門。個(gè)門。第4章 組合邏輯電路q

15、大規(guī)模集成電路大規(guī)模集成電路(LSI),一塊芯片上含一塊芯片上含10010000個(gè)門。個(gè)門。q 超大規(guī)模集成電路超大規(guī)模集成電路(VLSI),一塊芯片上含一塊芯片上含104106個(gè)門。個(gè)門。第4章 組合邏輯電路第4章 組合邏輯電路4.3.1 4.3.1 二進(jìn)制并行加法器二進(jìn)制并行加法器三、加法器回顧三、加法器回顧 111111111111111()()()iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiSA B CA B CA B CA B CA B CA B CA B CA B CCA BA BCA BA BCABCABABC

16、CA B CA B CA B CA B C 11111()()()iiiiiiiiiiiiiiCA BA BA BCCCABA B 第4章 組合邏輯電路4.3.1 4.3.1 二進(jìn)制并行加法器二進(jìn)制并行加法器三、加法器回顧三、加法器回顧 圖圖 全加器邏輯符號(hào)全加器邏輯符號(hào)(b) (b) 國(guó)標(biāo)符號(hào)；國(guó)標(biāo)符號(hào)； (c) (c) 慣用符號(hào)慣用符號(hào)第4章 組合邏輯電路1234567141312111098AiBiCi-1SiCiSiCiAiBiCi-11Ai1Bi1Ci-11Ci1SiGNDVCC2Ai2Bi2Ci-12Ci2Si雙全加器雙全加器74LS183第4章 組合邏輯電路2位串行進(jìn)位加法器位串

17、行進(jìn)位加法器1234567141312111098AiBiCi-1SiCiSiCiAiBiCi-11Ai1Bi1Ci-11Ci1SiGNDVCC2Ai2Bi2Ci-12Ci2Si第4章 組合邏輯電路1. 多位二進(jìn)制數(shù)加法器多位二進(jìn)制數(shù)加法器串行進(jìn)位加法器串行進(jìn)位加法器FA3COCIFA2COCIFA1COCIFA0COCIC3C2C1C0C1A3B3A2B2A1A2A0B0S3S2S1S0 “串行進(jìn)位串行進(jìn)位” 指任一位的加法運(yùn)算必須在低一位的加法運(yùn)指任一位的加法運(yùn)算必須在低一位的加法運(yùn)算完成之后才能進(jìn)行。算完成之后才能進(jìn)行。優(yōu)點(diǎn)優(yōu)點(diǎn)：電路簡(jiǎn)單；：電路簡(jiǎn)單；缺點(diǎn)缺點(diǎn)：速度較慢：速度較慢。第4章

18、 組合邏輯電路1. 多位二進(jìn)制數(shù)加法器多位二進(jìn)制數(shù)加法器超前進(jìn)位加法器超前進(jìn)位加法器 思路思路：每一位的進(jìn)位只由被加數(shù)和加數(shù)決定，而與低位的每一位的進(jìn)位只由被加數(shù)和加數(shù)決定，而與低位的進(jìn)位無關(guān)，即各級(jí)的進(jìn)位可以同時(shí)產(chǎn)生，大大提高加法運(yùn)進(jìn)位無關(guān)，即各級(jí)的進(jìn)位可以同時(shí)產(chǎn)生，大大提高加法運(yùn)算的速度。超前進(jìn)位加法器廣泛應(yīng)用于高速數(shù)字計(jì)算機(jī)、算的速度。超前進(jìn)位加法器廣泛應(yīng)用于高速數(shù)字計(jì)算機(jī)、數(shù)據(jù)處理系統(tǒng)和控制系統(tǒng)。數(shù)據(jù)處理系統(tǒng)和控制系統(tǒng)。FA3COCIFA2COCIFA1COCIFA0COCIC3C2C1C0C1A3B3A2B2A1A2A0B0S3S2S1S0第4章 組合邏輯電路超前進(jìn)位加法器的提出：超

19、前進(jìn)位加法器的提出：如何提高加法器的運(yùn)算速度？如何提高加法器的運(yùn)算速度？必須設(shè)法減小或去除由于進(jìn)位必須設(shè)法減小或去除由于進(jìn)位信號(hào)逐級(jí)傳送所花費(fèi)的時(shí)間，使各位的進(jìn)位信號(hào)逐級(jí)傳送所花費(fèi)的時(shí)間，使各位的進(jìn)位直接由加數(shù)和被直接由加數(shù)和被加數(shù)加數(shù)來決定，而不需依賴低位進(jìn)位。根據(jù)這一思想設(shè)計(jì)的加來決定，而不需依賴低位進(jìn)位。根據(jù)這一思想設(shè)計(jì)的加法器稱為法器稱為超前進(jìn)位超前進(jìn)位( (又稱先行進(jìn)位又稱先行進(jìn)位) )二進(jìn)制并行加法器二進(jìn)制并行加法器。 第4章 組合邏輯電路超前并行加法器構(gòu)成思想如下：超前并行加法器構(gòu)成思想如下： 由全加器的結(jié)構(gòu)可知，第由全加器的結(jié)構(gòu)可知，第i i位全加器的位全加器的進(jìn)位輸出進(jìn)位輸出

20、函數(shù)表達(dá)式為函數(shù)表達(dá)式為 ii1iii1iii1iii1iii1iiiiBAC)BA(CBACBACBACBAC令式中令式中 （進(jìn)位傳遞（進(jìn)位傳遞函數(shù)）函數(shù)） （ 進(jìn) 位（ 進(jìn) 位產(chǎn)生函數(shù)）產(chǎn)生函數(shù)）則有則有 iiiGBAiiiiGCPC1iiiPBA第4章 組合邏輯電路 當(dāng)當(dāng) i=1i=1、2 2、3 3、4 4時(shí)，可得到時(shí)，可得到4 4位并行加法器各位的進(jìn)位位并行加法器各位的進(jìn)位輸出函數(shù)表達(dá)式為：輸出函數(shù)表達(dá)式為：2120122122GGPCPPGCPC1011GCPC32312301233233GGPGPPCPPPGCPC4342341234012344344GGPGPPGPPPCPPP

21、PGCPCiiiiGCPC1 由于由于C C1 1C C4 4是是P Pi i、G Gi i和和C C0 0的函數(shù)，即的函數(shù)，即 C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0),),而而P Pi i、G Gi i又是又是 A Ai i、B Bi i的函數(shù)，所以，在提供輸入的函數(shù)，所以，在提供輸入A Ai i、B Bi i和和C C0 0之后，之后，可可以同時(shí)產(chǎn)生以同時(shí)產(chǎn)生C C1 1C C4 4。通常將根據(jù)通常將根據(jù)P Pi i、G Gi i和和C C0 0形成形成C C1 1C C4 4的邏輯的邏輯電路電路稱為超前進(jìn)位發(fā)生器。稱為超前進(jìn)位發(fā)生器。第4章 組合邏輯電路四位超前

22、進(jìn)位加法器四位超前進(jìn)位加法器74LS283 (a) 邏輯圖； (b) 引腳圖 第4章 組合邏輯電路四位超前進(jìn)位加法器四位超前進(jìn)位加法器7428374283圖中圖中: :A A3 3、A A2 2、A A1 1 、A A0 0 - - 二進(jìn)制被加數(shù)；二進(jìn)制被加數(shù)；B B3 3、B B2 2、B B1 1 、B B0 0 - - 二進(jìn)制加數(shù)；二進(jìn)制加數(shù)；S S3 3、S S2 2、S S1 1 、S S0 0 - - 相加產(chǎn)生的和數(shù)；相加產(chǎn)生的和數(shù)；C C0 0 - - 來自低位的進(jìn)位輸入；來自低位的進(jìn)位輸入；C C4 4 - - 向高位的進(jìn)位輸出。向高位的進(jìn)位輸出。 第4章 組合邏輯電路例例 用

23、四位二進(jìn)制加法器用四位二進(jìn)制加法器7428374283設(shè)計(jì)一個(gè)四位加法設(shè)計(jì)一個(gè)四位加法/ /減法減法器。器。 設(shè)計(jì)思路：設(shè)計(jì)思路：兩數(shù)做兩數(shù)做加法時(shí)加法時(shí)， 信號(hào)直接加到引腳；信號(hào)直接加到引腳； 做減法時(shí)做減法時(shí), ,先把減數(shù)先把減數(shù)連同符號(hào)位按位連同符號(hào)位按位求反求反，同時(shí)從低位來的進(jìn)位端，同時(shí)從低位來的進(jìn)位端置置1 1，即變成即變成補(bǔ)碼信號(hào)補(bǔ)碼信號(hào)后再加到引腳，把減法轉(zhuǎn)化為后再加到引腳，把減法轉(zhuǎn)化為加法加法。第4章 組合邏輯電路例例 用四位二進(jìn)制加法器用四位二進(jìn)制加法器7428374283設(shè)計(jì)一個(gè)四位加法設(shè)計(jì)一個(gè)四位加法/ /減減法器。法器。 設(shè)計(jì)方法：設(shè)計(jì)方法： 在加數(shù)的每個(gè)引腳端前接一

24、個(gè)異或門輸出端，異或門的在加數(shù)的每個(gè)引腳端前接一個(gè)異或門輸出端，異或門的兩個(gè)輸入端一個(gè)兩個(gè)輸入端一個(gè)接加數(shù)或減數(shù)接加數(shù)或減數(shù)的輸入信號(hào)，另一個(gè)接加、減法的輸入信號(hào)，另一個(gè)接加、減法控制信號(hào)，低位來的進(jìn)位端連接控制信號(hào)，低位來的進(jìn)位端連接控制端控制端。 當(dāng)控制端信號(hào)為當(dāng)控制端信號(hào)為1 1時(shí)，輸入信號(hào)通過異或門后變反，故時(shí)，輸入信號(hào)通過異或門后變反，故作作減法運(yùn)算減法運(yùn)算；當(dāng)控制端信號(hào)為；當(dāng)控制端信號(hào)為0 0時(shí)，輸入信號(hào)通過時(shí)，輸入信號(hào)通過異或異或門后不門后不變，故作變，故作加法運(yùn)算加法運(yùn)算。第4章 組合邏輯電路例例 用四位二進(jìn)制加法器用四位二進(jìn)制加法器7428374283設(shè)計(jì)一個(gè)四位加法設(shè)計(jì)一個(gè)

25、四位加法/ /減減法器。法器。 解解：根據(jù)問題要求，設(shè)減法采用補(bǔ)碼運(yùn)算，并令：根據(jù)問題要求，設(shè)減法采用補(bǔ)碼運(yùn)算，并令 A = aA = a4 4a a3 3a a2 2a a1 1 - - 為被加數(shù)為被加數(shù)( (或被減數(shù)或被減數(shù)) )； B = bB = b4 4b b3 3b b2 2b b1 1 - - 為加數(shù)為加數(shù)( (或減數(shù)或減數(shù)) )； S = sS = s4 4s s3 3s s2 2s s1 1 - - 為和數(shù)為和數(shù)( (或差數(shù)或差數(shù)) )； M- M- 為功能選擇變量為功能選擇變量. .當(dāng)當(dāng)M=0M=0時(shí)，執(zhí)行時(shí)，執(zhí)行A+BA+B；當(dāng)；當(dāng)M=1M=1時(shí)，執(zhí)行時(shí)，執(zhí)行A-BA-B

26、。 第4章 組合邏輯電路例例 用四位二進(jìn)制加法器用四位二進(jìn)制加法器7428374283設(shè)計(jì)一個(gè)四位加法設(shè)計(jì)一個(gè)四位加法/ /減減法器。法器。 由運(yùn)算法則可歸納出電路功能為：由運(yùn)算法則可歸納出電路功能為：當(dāng)當(dāng)M=0M=0時(shí)，時(shí)，執(zhí)行執(zhí)行 a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (A+B) + 0 (A+B) 當(dāng)當(dāng)M=1M=1時(shí)，時(shí)，執(zhí)行執(zhí)行 a a4 4a a3 3a a2 2a a1 1 + + 1 (A-B) + + 1 (A-B)1234bbbb第4章 組合邏輯電路具體實(shí)現(xiàn)：具體實(shí)現(xiàn)： 將將4 4位二進(jìn)制數(shù)位二進(jìn)制

27、數(shù) a a4 4a a3 3a a2 2a a1 1 直接加到并行加法器的直接加到并行加法器的 A A4 4A A3 3A A2 2A A1 1 輸入端，輸入端，4 4位二進(jìn)制數(shù)位二進(jìn)制數(shù) b b4 4b b3 3b b2 2b b1 1 分別和分別和M M異或后加異或后加到并行加法器的到并行加法器的 B B4 4B B3 3B B2 2B B1 1 輸入端。并將輸入端。并將M M同時(shí)加到并行加法同時(shí)加到并行加法器的器的 C C0 0 端。使之端。使之 當(dāng)當(dāng)M=0M=0時(shí)，時(shí)，A Ai i=a=ai i ,B,Bi i=b=bi i , C, C0 0=0=0，加法器實(shí)現(xiàn)，加法器實(shí)現(xiàn)a a4

28、4a a3 3a a2 2a a1 1 + + b b4 4b b3 3b b2 2b b1 1 + 0 (+ 0 (即即A+B)A+B)； 當(dāng)當(dāng)M=1M=1時(shí)時(shí),A,Ai i=a=ai i ,B ,Bi i= , C= , C0 0=1=1，加法器實(shí)現(xiàn)，加法器實(shí)現(xiàn) a a4 4a a3 3a a2 2a a1 1+ + + 1 + 1（即（即A-BA-B）。）。ib1234bbbb第4章 組合邏輯電路現(xiàn)給定功能的邏輯電路圖如下圖所示?，F(xiàn)給定功能的邏輯電路圖如下圖所示。 74283第4章 組合邏輯電路例例 用四位二進(jìn)制加法器用四位二進(jìn)制加法器7428374283設(shè)計(jì)一個(gè)將設(shè)計(jì)一個(gè)將8421BC

29、D8421BCD碼轉(zhuǎn)碼轉(zhuǎn)換成余換成余3 3碼的代碼轉(zhuǎn)換電路。碼的代碼轉(zhuǎn)換電路。 設(shè)計(jì)思路和方法設(shè)計(jì)思路和方法：余3 3碼碼是從8421BCD8421BCD碼加碼加3 3后實(shí)現(xiàn)的，后實(shí)現(xiàn)的，故在被加數(shù)端接入故在被加數(shù)端接入8421BCD8421BCD碼信號(hào)后，可直接在加數(shù)信號(hào)輸入碼信號(hào)后，可直接在加數(shù)信號(hào)輸入端接端接00110011信號(hào)即可。這時(shí)和數(shù)輸出端就輸出余信號(hào)即可。這時(shí)和數(shù)輸出端就輸出余3 3碼碼。 注意：從低位來的進(jìn)位端應(yīng)置注意：從低位來的進(jìn)位端應(yīng)置0 0，不能懸空不能懸空( (因懸空的因懸空的效果是高電平效果是高電平1)1)。第4章 組合邏輯電路例例 用一個(gè)用一個(gè)4 4位二進(jìn)制并行加

30、法器和六個(gè)與門設(shè)計(jì)一位二進(jìn)制并行加法器和六個(gè)與門設(shè)計(jì)一個(gè)乘法器，實(shí)現(xiàn)個(gè)乘法器，實(shí)現(xiàn)A AB,B,其中其中 A = aA = a3 3a a2 2a a1 1 , B = b , B = b2 2b b1 1解解 根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在021之間。故該電路應(yīng)有之間。故該電路應(yīng)有5個(gè)輸出，設(shè)輸出用個(gè)輸出，設(shè)輸出用Z5Z4Z3Z2Z1表表示，兩數(shù)相乘求積的過程如下：示，兩數(shù)相乘求積的過程如下： 被乘數(shù)被乘數(shù) a a3 3 a a2 2 a a1 1 ) ) 乘數(shù)乘數(shù) b b2 2 b b1 1 a a3 3b b1 1 a a2 2b

31、 b1 1 a a1 1b b1 1 +) a +) a3 3b b2 2 a a2 2b b2 2 a a1 1b b2 2 乘積乘積 Z Z5 5 Z Z4 4 Z Z3 3 Z Z2 2 Z Z1 1 第4章 組合邏輯電路因?yàn)橐驗(yàn)椋?1 1位二進(jìn)制數(shù)乘法位二進(jìn)制數(shù)乘法 法則和邏輯法則和邏輯“與與”運(yùn)算法運(yùn)算法 則相同，則相同，“積積”項(xiàng)項(xiàng)a ai ib bj j(I (I =1=1，2 2，3 3；j=1j=1，2)2)可用可用 兩輸入與門實(shí)現(xiàn)。兩輸入與門實(shí)現(xiàn)。 對(duì)部分積求和可用對(duì)部分積求和可用并行加法器實(shí)現(xiàn)。并行加法器實(shí)現(xiàn)。 所以：所以：該乘法運(yùn)算電該乘法運(yùn)算電路可由路可由6 6個(gè)兩輸

32、入與門和個(gè)兩輸入與門和1 1個(gè)個(gè)4 4位二進(jìn)制并行加法器構(gòu)位二進(jìn)制并行加法器構(gòu)成。邏輯電路圖如右圖所成。邏輯電路圖如右圖所示。示。 b1b2 F4 F3 F2 F1 FC4 74283 C0 A4 A3 A2 A1 B4 B3 B2 B1a3a2a1a3a2a1 0 0 Z5 Z4 Z3 Z2 Z1第4章 組合邏輯電路4.3常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件常用中規(guī)模組合邏輯部件全加器；譯碼器；編碼器；多路選擇器；多路分配全加器；譯碼器；編碼器；多路選擇器；多路分配器；數(shù)字比較器；奇偶校驗(yàn)器等。器；數(shù)字比較器；奇偶校驗(yàn)器等。MSI優(yōu)點(diǎn)優(yōu)點(diǎn)

33、體積??；功耗低；可靠性高；抗干擾能力強(qiáng)。體積??；功耗低；可靠性高；抗干擾能力強(qiáng)。分析、設(shè)計(jì)含分析、設(shè)計(jì)含MSI電路時(shí)應(yīng)考慮的問題電路時(shí)應(yīng)考慮的問題具有通用性；能自擴(kuò)展；具有兼容性；功耗??；向具有通用性；能自擴(kuò)展；具有兼容性；功耗小；向輸入信號(hào)索取電流小；充分利用封裝的引線。輸入信號(hào)索取電流小；充分利用封裝的引線。第4章 組合邏輯電路4.3.1 半加器與全加器半加器與全加器 集成全加器集成全加器：一塊芯片上含有多個(gè)獨(dú)立的全加器。：一塊芯片上含有多個(gè)獨(dú)立的全加器。常用集成全加器：常用集成全加器：TTL型的型的74LS183，CMOS型的型的CC661等。等。應(yīng)用應(yīng)用：二進(jìn)制數(shù)的加法、減法、乘法運(yùn)算

34、；二進(jìn)制數(shù)的加法、減法、乘法運(yùn)算；BCD碼的加法、減法碼的加法、減法碼組變換，數(shù)碼比較，奇偶檢驗(yàn)等組合電路的設(shè)計(jì)。碼組變換，數(shù)碼比較，奇偶檢驗(yàn)等組合電路的設(shè)計(jì)。第4章 組合邏輯電路2. 多位二進(jìn)制數(shù)減法器多位二進(jìn)制數(shù)減法器原碼原碼、反碼反碼和和補(bǔ)碼補(bǔ)碼 自然二進(jìn)制碼稱為原碼，二進(jìn)制正數(shù)的原碼、反碼和自然二進(jìn)制碼稱為原碼，二進(jìn)制正數(shù)的原碼、反碼和補(bǔ)碼都相同；二進(jìn)制負(fù)數(shù)的反碼就是將原碼中的各位補(bǔ)碼都相同；二進(jìn)制負(fù)數(shù)的反碼就是將原碼中的各位取反，補(bǔ)碼就是反碼加取反，補(bǔ)碼就是反碼加1。減法運(yùn)算減法運(yùn)算A-BA+(-B)A+B*，式中B*為(B)的補(bǔ)碼。用全加器構(gòu)成減法器用全加器構(gòu)成減法器 將減數(shù)經(jīng)過非

35、門（求反）后作為全加器加數(shù)輸入，并將減數(shù)經(jīng)過非門（求反）后作為全加器加數(shù)輸入，并使最低位的進(jìn)位輸入端使最低位的進(jìn)位輸入端C-1=1，以實(shí)現(xiàn)加，以實(shí)現(xiàn)加1，由此求得，由此求得減數(shù)的補(bǔ)碼。減數(shù)的補(bǔ)碼。第4章 組合邏輯電路例 用四位二進(jìn)制加法器7428374283設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)8421BCD8421BCD碼十碼十進(jìn)制加法器。進(jìn)制加法器。 設(shè)計(jì)方法：設(shè)計(jì)方法：應(yīng)用兩塊應(yīng)用兩塊7428374283，第一塊用于輸入兩個(gè)，第一塊用于輸入兩個(gè)8421BCD8421BCD碼信碼信號(hào)，因它輸出的和數(shù)不一定是號(hào)，因它輸出的和數(shù)不一定是8421BCD8421BCD碼，故需要一個(gè)組合電碼，故需要一個(gè)組合電路來判斷和數(shù)

36、是否要進(jìn)行加路來判斷和數(shù)是否要進(jìn)行加6 6修正。修正。修正控制信號(hào)修正控制信號(hào)C C為為1 1時(shí)表示時(shí)表示需要加需要加6 6修正。修正。這就需將第一塊的輸出端接到第二塊的被加數(shù)這就需將第一塊的輸出端接到第二塊的被加數(shù)輸入端，而第二塊的加數(shù)輸入端最高位和最低位接輸入端，而第二塊的加數(shù)輸入端最高位和最低位接0 0，其余兩，其余兩位接修正控制信號(hào)。這樣，當(dāng)修正控制信號(hào)為位接修正控制信號(hào)。這樣，當(dāng)修正控制信號(hào)為0 0時(shí)或?yàn)闀r(shí)或?yàn)? 1時(shí)，第時(shí)，第二塊的輸出端輸出的都是二塊的輸出端輸出的都是8421BCD8421BCD碼。碼。 第4章 組合邏輯電路3. 二二十進(jìn)制十進(jìn)制(BCD碼碼)加法器加法器問題：?jiǎn)?/p>

37、題：如何使逢十六進(jìn)一變成逢十進(jìn)一？解決方法解決方法：設(shè)計(jì)一個(gè)“過9加6”的校正電路。和數(shù)S3S2S1S0在10101111(1015)的范圍內(nèi)和數(shù)S3S2S1S010000(16) F=S3S2+S3S1+C300011110S1 S0S3 S200011111111110S3 S2S3 S1用與非門實(shí)現(xiàn)用與非門實(shí)現(xiàn)第4章 組合邏輯電路根據(jù)根據(jù)“用用8421BCD8421BCD碼表示的十進(jìn)制數(shù)的加法運(yùn)算規(guī)律碼表示的十進(jìn)制數(shù)的加法運(yùn)算規(guī)律”可得可得修正控制修正控制C C的邏輯函數(shù)的邏輯函數(shù)5 5變量的卡諾圖變量的卡諾圖33231CCS SS S于是可得：于是可得： S1S0C3S3S2第4章 組

38、合邏輯電路一位一位8421碼加法器碼加法器 4位全加器( )A3A2A1A0B3B2B1B0&4位 全加器( )C3A3A2A1A0B3B2B1B0&C1C1S3S2S1S0加 6 F接高位C1端過9S3S2S1S0第4章 組合邏輯電路第第4章章 組合邏輯電路組合邏輯電路4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用4.3.1 半加器與全加器半加器與全加器4.3.2 編碼器與譯碼器編碼器與譯碼器4.3.3 數(shù)據(jù)選擇器與多路分配器數(shù)據(jù)選擇器與多路分配器4.3.4

39、數(shù)字比較器數(shù)字比較器4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第4章 組合邏輯電路4.3.2 編碼器與譯碼器編碼器與譯碼器1. 編碼器編碼器(Encoder)編碼器：編碼器：能實(shí)現(xiàn)編碼功能的電路。能實(shí)現(xiàn)編碼功能的電路。編碼編碼：把若干個(gè)：把若干個(gè)0和和1按一定的規(guī)律編排在一起，編成不按一定的規(guī)律編排在一起，編成不同的同的“代碼代碼”，并賦予每個(gè)代碼以固定的涵義。，并賦予每個(gè)代碼以固定的涵義。二進(jìn)制編碼位數(shù)二進(jìn)制編碼位數(shù)n： N個(gè)輸入信號(hào)，個(gè)輸入信號(hào)， 2nN。當(dāng)。當(dāng)N=2n時(shí)，時(shí)，稱為稱為“全編碼全編碼”；當(dāng)；當(dāng)N2n時(shí)，稱為時(shí)，稱為“部分編碼部分編碼”。二進(jìn)制編碼器二十進(jìn)制

40、編碼器集成優(yōu)先編碼器第4章 組合邏輯電路1. 編碼器編碼器(Encoder) 二進(jìn)制編碼器二進(jìn)制編碼器二進(jìn)制編碼器：二進(jìn)制編碼器：將一般的信號(hào)編成二進(jìn)制代碼的電路。例：例：設(shè)計(jì)一個(gè)編碼器，把設(shè)計(jì)一個(gè)編碼器，把0、1、7這這8個(gè)十進(jìn)制數(shù)編成二個(gè)十進(jìn)制數(shù)編成二進(jìn)制代碼。進(jìn)制代碼。第一步，確定二進(jìn)制代碼的位數(shù)第一步，確定二進(jìn)制代碼的位數(shù)n。n=3第二步，列編碼器真值表第二步，列編碼器真值表(簡(jiǎn)稱編碼表簡(jiǎn)稱編碼表)。第三步，由編碼表列出該二進(jìn)制編碼器每一位的邏輯表第三步，由編碼表列出該二進(jìn)制編碼器每一位的邏輯表達(dá)式。達(dá)式。第四步，化簡(jiǎn)邏輯式，畫邏輯電路圖。第四步，化簡(jiǎn)邏輯式，畫邏輯電路圖。A=S4+S

41、5+S6+S7 B=S2+S3+S6+S7 C=S1+S3+S5+S701234567編碼電路ABC第4章 組合邏輯電路3位二進(jìn)制編碼器位二進(jìn)制編碼器 1 1 17654321SCBAA=S4+S5+S6+S7 B=S2+S3+S6+S7 C=S1+S3+S5+S7第4章 組合邏輯電路1. 編碼器編碼器(Encoder) 二二十進(jìn)制編碼器十進(jìn)制編碼器 二二十進(jìn)制編碼器：十進(jìn)制編碼器：將十進(jìn)制數(shù)將十進(jìn)制數(shù)0、1、9編成二編成二十進(jìn)十進(jìn)制代碼的電路。制代碼的電路。8421BCD碼編碼表碼編碼表 A=S9+S8 B=S7+S6+S5+S4 C=S7+S6+S3+S2D=S9+S7+S5+S3+S1第

42、4章 組合邏輯電路8421BCD碼編碼器碼編碼器 1 1 1BCD 1S9S8S7S6S5S4S3S2S19876543210S0+VA問題問題：重鍵現(xiàn)象。：重鍵現(xiàn)象。第4章 組合邏輯電路 UCC1234567890SABCD&8421BCD碼編碼器碼編碼器第4章 組合邏輯電路1. 編碼器編碼器(Encoder) 集成集成優(yōu)先優(yōu)先編碼器編碼器 優(yōu)先編碼器：優(yōu)先編碼器：允許幾個(gè)輸入信號(hào)同時(shí)輸入有效，而編碼器允許幾個(gè)輸入信號(hào)同時(shí)輸入有效，而編碼器只對(duì)事先排定的優(yōu)先順序中只對(duì)事先排定的優(yōu)先順序中優(yōu)先權(quán)最高的一個(gè)有效輸入信優(yōu)先權(quán)最高的一個(gè)有效輸入信號(hào)號(hào)進(jìn)行編碼，并輸出對(duì)應(yīng)的編碼。進(jìn)行編碼，并輸

43、出對(duì)應(yīng)的編碼。國(guó)產(chǎn)集成優(yōu)先編碼器有兩大類：國(guó)產(chǎn)集成優(yōu)先編碼器有兩大類： 10線線4線編碼器，例如線編碼器，例如74LS147、CC40147等等。等等。 8線線3線編碼器，例如線編碼器，例如74LS148等等。等等。 應(yīng)用：應(yīng)用：中斷控制電路；報(bào)警電路；鍵盤編碼電路等。中斷控制電路；報(bào)警電路；鍵盤編碼電路等。第4章 組合邏輯電路8/3線優(yōu)先編碼器線優(yōu)先編碼器74LS148邏輯圖邏輯圖& & & & &111111111111111EII7I6I5I4I3I2I1I0EOSY0Y1Y2 注注：本章介紹的中規(guī)模集成組合邏輯組件，均不具體討論其內(nèi)部的電路結(jié)構(gòu)，

44、而只通過分析集成芯片的真值表來了解、掌握它的邏輯功能，達(dá)到靈活運(yùn)用的目的。第4章 組合邏輯電路8/3線優(yōu)先編碼器線優(yōu)先編碼器74LS148封裝圖封裝圖I4I5I6I7EIY2Y1CT54LS148GNDVCCEOSI3I2I1I0Y012345678910111213141516 8個(gè)輸入端個(gè)輸入端 ； 3個(gè)輸出端個(gè)輸出端 ； 使能輸入端使能輸入端 、使能輸出端、使能輸出端 EO和優(yōu)先擴(kuò)展輸出端和優(yōu)先擴(kuò)展輸出端 。07II20YYS第4章 組合邏輯電路74LS148優(yōu)先編碼器優(yōu)先編碼器真值表真值表 第4章 組合邏輯電路74LS148優(yōu)先編碼器優(yōu)先編碼器特點(diǎn)特點(diǎn)輸入為低電平有效；輸入為低電平有效

45、；按按“高位優(yōu)先高位優(yōu)先”的原則進(jìn)行編碼；的原則進(jìn)行編碼； “二進(jìn)制編碼取反二進(jìn)制編碼取反”輸出；輸出； 具有功能擴(kuò)展輸入、輸出端。具有功能擴(kuò)展輸入、輸出端。使能輸入端使能輸入端優(yōu)先擴(kuò)展輸出端優(yōu)先擴(kuò)展輸出端使能輸出端使能輸出端第4章 組合邏輯電路1. 編碼器編碼器(Encoder) 編碼器應(yīng)用舉例編碼器應(yīng)用舉例 利 用 兩 片74LS148構(gòu)成16鍵編碼鍵盤電路。012 34567 EIEO低位片A0A1A2CS012 345670 1234567 EIEO高位片A0A1A2CS8 9 10 11 12 13 14 15CSA3A2A1A0EO&第4章 組合邏輯電路1. 編碼器編碼器(

46、Encoder) 編碼器應(yīng)用舉例編碼器應(yīng)用舉例 利 用 兩 片利 用 兩 片74LS148構(gòu)構(gòu)成成16鍵編碼鍵編碼鍵盤電路。鍵盤電路。I0I1I2I3I4I5I6I7EICT54LS148低位（）Y2Y1Y0EOS+5VI0I1I2I3I4I5I6I7EICT54LS148高位（）Y2Y1Y0EOS+5V161011121312340123456710111213123489ABCDEF83.3k8+5V3.3k8+5V16&567915146791514A3A2A1A085第4章 組合邏輯電路4.3.2 編碼器與譯碼器編碼器與譯碼器2. 譯碼器譯碼器(Decoder)譯碼：譯碼：編碼

47、的逆過程，它是將代碼所表示的涵義翻譯編碼的逆過程，它是將代碼所表示的涵義翻譯出來。出來。譯碼器：譯碼器：能實(shí)現(xiàn)譯碼功能的電路。能實(shí)現(xiàn)譯碼功能的電路。分類：分類：通用譯碼器通用譯碼器二進(jìn)制譯碼器二進(jìn)制譯碼器十進(jìn)制譯碼器十進(jìn)制譯碼器 顯示譯碼器顯示譯碼器第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)二進(jìn)制譯碼器二進(jìn)制譯碼器例例：設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)3位二進(jìn)制譯碼器。位二進(jìn)制譯碼器。列出譯碼器真值表列出譯碼器真值表(簡(jiǎn)稱譯碼簡(jiǎn)稱譯碼表表)；由譯碼表列出該二進(jìn)制譯碼由譯碼表列出該二進(jìn)制譯碼器每一位的邏輯表達(dá)式器每一位的邏輯表達(dá)式 畫邏輯圖畫邏輯圖01234567YABCYABCYABCYABCY

48、ABCYABCYABCYABC譯碼器的每個(gè)輸出對(duì)應(yīng)輸入變譯碼器的每個(gè)輸出對(duì)應(yīng)輸入變量的一個(gè)最小項(xiàng)，因此，譯碼量的一個(gè)最小項(xiàng)，因此，譯碼器也叫做最小項(xiàng)譯碼器（器也叫做最小項(xiàng)譯碼器（最小最小項(xiàng)發(fā)生器項(xiàng)發(fā)生器）。）。第4章 組合邏輯電路3位二進(jìn)制譯碼器位二進(jìn)制譯碼器 &111Y0Y1Y2Y3Y4Y5Y6Y7CBA01234567YABCYABCYABCYABCYABCYABCYABCYABC第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)集成譯碼器集成譯碼器集成譯碼器由集成邏輯門構(gòu)成。集成譯碼器由集成邏輯門構(gòu)成。3線線8線譯碼器，如線譯碼器，如74LS138等；等；4線線16線譯碼器

49、，如線譯碼器，如74LS154等；等；BCD4線線10線譯碼器，如線譯碼器，如74LS90等。等。第4章 組合邏輯電路3/8線譯碼器線譯碼器74LS138的的邏輯圖邏輯圖&Y0&Y1&Y2&Y3&Y4&Y5&Y6&Y7111111&1S1S2S3A0A1A2第4章 組合邏輯電路3/8線譯碼器線譯碼器74LS138的的引腳圖引腳圖A0A1A2S2S3S1Y7GNDVCCYYY2Y3Y4Y5Y612345678910111213141516CT54LS138第4章 組合邏輯電路74LS138 譯碼器譯碼器功能表功能表 第4章

50、組合邏輯電路(1) 采用輸入緩沖級(jí)采用輸入緩沖級(jí)&Y0&Y1&Y2&Y3&Y4&Y5&Y6&Y7111111&1S1S2S3A0A1A2 減輕輸入信號(hào)源的負(fù)載。因?yàn)闇p輕輸入信號(hào)源的負(fù)載。因?yàn)門TL與非門的扇出系數(shù)與非門的扇出系數(shù)N08，而輸入信號(hào)源不僅要提供原變量、反變量，還要驅(qū)，而輸入信號(hào)源不僅要提供原變量、反變量，還要驅(qū)動(dòng)電路內(nèi)部的門，故為防止用戶不夠使用，在電路內(nèi)部增動(dòng)電路內(nèi)部的門，故為防止用戶不夠使用，在電路內(nèi)部增加了由反相器組成的輸入緩沖級(jí)，使外界的輸入信號(hào)源只加了由反相器組成的輸入緩沖級(jí)，使外界的輸入信號(hào)源只需

51、驅(qū)動(dòng)內(nèi)部電路的一個(gè)門。需驅(qū)動(dòng)內(nèi)部電路的一個(gè)門。集成譯碼器的集成譯碼器的特點(diǎn)特點(diǎn)第4章 組合邏輯電路&Y0&Y1&Y2&Y3&Y4&Y5&Y6&Y7111111&1S1S2S3A0A1A2集成譯碼器的集成譯碼器的特點(diǎn)特點(diǎn)(2) 采用低電平輸出采用低電平輸出 減輕電路的功率損耗。(3) 設(shè)置設(shè)置“選通選通”（“使能使能”）輸入端）輸入端 消除譯碼輸出的邏輯冒險(xiǎn)； 擴(kuò)大譯碼器的功能。第4章 組合邏輯電路輸出低電平有效；輸出低電平有效；當(dāng)當(dāng) 時(shí)，時(shí)，允許譯碼；允許譯碼； 當(dāng)當(dāng)S1=0，或，或 中中有一個(gè)為有一個(gè)為1時(shí)，禁止時(shí)，禁止

52、譯碼。譯碼。集成譯碼器集成譯碼器74LS138特點(diǎn)特點(diǎn)231100S S S 23S S、第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)集成譯碼器的應(yīng)用集成譯碼器的應(yīng)用應(yīng)用基礎(chǔ)應(yīng)用基礎(chǔ)：譯碼器的每個(gè)輸出對(duì)應(yīng)輸入變量的一個(gè)最小項(xiàng)最小項(xiàng)發(fā)生器最小項(xiàng)發(fā)生器。應(yīng)用應(yīng)用1：用譯碼器作邏輯函數(shù)產(chǎn)生器用譯碼器作邏輯函數(shù)產(chǎn)生器例例4.5.2 用3線8線譯碼器74LS138產(chǎn)生邏輯函數(shù) FABCABCAB實(shí)現(xiàn)方法：實(shí)現(xiàn)方法：用與非門配合實(shí)現(xiàn)；用與非門配合實(shí)現(xiàn)； 用與門配合實(shí)現(xiàn)。用與門配合實(shí)現(xiàn)。第4章 組合邏輯電路YYY2Y3Y4Y5Y6Y7CT54LS138S1S2S3A2A1A01ABC0&

53、F用用與非門與非門配合配合74LS138實(shí)現(xiàn)邏輯函數(shù)發(fā)生器實(shí)現(xiàn)邏輯函數(shù)發(fā)生器FABCABCAB7653mmmmABCCABCBABCAABCBABCAF76537653mmmmmmmmF第4章 組合邏輯電路用用與門與門配合配合74LS138實(shí)現(xiàn)邏輯函數(shù)發(fā)生器實(shí)現(xiàn)邏輯函數(shù)發(fā)生器FABCABCAB0010011100011110BCA01( a )YYY2Y3Y4Y5Y6Y7CT54LS138S1S2S3A2A1A01ABC001324576&F( b )第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)集成譯碼器的應(yīng)用集成譯碼器的應(yīng)用應(yīng)用應(yīng)用2：用譯碼器作數(shù)據(jù)分配器用譯碼器作數(shù)據(jù)分

54、配器第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)集成譯碼器的應(yīng)用集成譯碼器的應(yīng)用應(yīng)用應(yīng)用3：譯碼器作其它芯片的片選信號(hào)譯碼器作其它芯片的片選信號(hào)()()()()YY1Y2Y3二變量譯碼器A1A01FEEEE第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)集成譯碼器的應(yīng)用集成譯碼器的應(yīng)用應(yīng)用應(yīng)用4：譯碼器功能的擴(kuò)展譯碼器功能的擴(kuò)展用兩片74LS138來實(shí)現(xiàn)4線16線譯碼器。第4章 組合邏輯電路譯碼器功能擴(kuò)展譯碼器功能擴(kuò)展用兩片用兩片74LS138實(shí)現(xiàn)實(shí)現(xiàn)4線線16線譯碼器線譯碼器輸 入輸 出A3A2A1A0/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7/Y8/Y9/Y10/

55、Y11/Y12/Y13/Y14/Y1500000111111111111111000110111111111111110010110111111111111100111110111111111111010011110111111111110101111110111111111101101111110111111111011111111110111111111000111111110111111110011111111110111111101011111111110111111011111111111110111111001111111111110111110111111111111110111

56、110111111111111110111111111111111111110第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)集成譯碼器的應(yīng)用集成譯碼器的應(yīng)用應(yīng)用應(yīng)用4：譯碼器功能的擴(kuò)展譯碼器功能的擴(kuò)展用兩片74LS138來實(shí)現(xiàn)4線16線譯碼器。CT54LS138高位( )S1S2S3A2A1A0CT54LS138低位( )S1S2S3A2A1A0“1”A0A1A2A3SY15Y14Y13Y12Y11Y10Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0第4章 組合邏輯電路2. 譯碼器譯碼器(Decoder)顯示譯碼器顯示譯碼器數(shù)碼顯示器數(shù)碼顯示器數(shù)碼顯示器數(shù)碼顯示器(簡(jiǎn)稱數(shù)碼管簡(jiǎn)稱數(shù)碼管)是

57、用來顯示數(shù)字、是用來顯示數(shù)字、文字和符號(hào)的器件。文字和符號(hào)的器件。數(shù)碼管顯示形式：字形重疊式、分段式和點(diǎn)陣式三種。數(shù)碼管的種類：常用的有半導(dǎo)體數(shù)碼管半導(dǎo)體數(shù)碼管、輝光數(shù)碼管、熒光數(shù)碼管、液晶顯示器等。第4章 組合邏輯電路LED數(shù)碼管數(shù)碼管ea小數(shù)點(diǎn)bc defg DPabcdefg0123456789根據(jù)管內(nèi)根據(jù)管內(nèi)PN結(jié)的連接方式分類結(jié)的連接方式分類共陰數(shù)碼管共陰數(shù)碼管共陽(yáng)數(shù)碼管共陽(yáng)數(shù)碼管第4章 組合邏輯電路LED數(shù)碼管數(shù)碼管共陰極接法共陰極接法第4章 組合邏輯電路LED數(shù)碼管數(shù)碼管共陽(yáng)極接法共陽(yáng)極接法第4章 組合邏輯電路LED數(shù)碼管數(shù)碼管顯示驅(qū)動(dòng)顯示驅(qū)動(dòng) 發(fā)光二極管發(fā)光二極管(Light

58、Emitting Diode)，簡(jiǎn)稱，簡(jiǎn)稱LED，是一種特，是一種特殊的二極管，它內(nèi)部的殊的二極管，它內(nèi)部的PN結(jié)是用某些特殊的半導(dǎo)體材料結(jié)是用某些特殊的半導(dǎo)體材料(如磷砷化鎵等如磷砷化鎵等)做成的，外面用透明的環(huán)氧樹脂進(jìn)行封裝。做成的，外面用透明的環(huán)氧樹脂進(jìn)行封裝。當(dāng)外加正向電壓時(shí)，它可以將電能轉(zhuǎn)換成光能，發(fā)出清當(dāng)外加正向電壓時(shí)，它可以將電能轉(zhuǎn)換成光能，發(fā)出清晰悅目的光線，通常有紅、黃、綠等不同的顏色。晰悅目的光線，通常有紅、黃、綠等不同的顏色。LED的正向工作電壓一般為的正向工作電壓一般為1.5V3V，工作電流一般為幾，工作電流一般為幾mA幾十幾十mA。如果電源電壓。如果電源電壓u=+5V

59、，LED兩端電壓兩端電壓UD2.1V，流過的電流流過的電流ID10mA，則可求出其限流電阻，則可求出其限流電阻+5VR=300ID10 mAUD2.1 V( a )( b )第4章 組合邏輯電路顯示譯碼器顯示譯碼器74LS48 74LS48是一個(gè)與共陰極共陰極七段LED數(shù)碼管配合使用的BCD七段字形顯示譯碼器。4-5-17&YaYbYcYdYeYfYg&1&11ABCDBI/RBOLTRBI第4章 組合邏輯電路顯示譯碼器顯示譯碼器74LS48 74LS48是一個(gè)與是一個(gè)與共陰極共陰極七段七段LED數(shù)碼管配合使用的數(shù)碼管配合使用的BCD七段字形顯示譯碼器。七段字形顯示譯碼

60、器。A1A2LTRBIA3A0GNDVCCYfYgYaYbYcYdYe12345678910111213141516CT5448BI/RBO第4章 組合邏輯電路74LS48七段譯碼器真值表七段譯碼器真值表 第4章 組合邏輯電路74LS48七段譯碼器真值表七段譯碼器真值表 試燈輸入試燈輸入 、滅燈輸入、滅燈輸入 、滅零輸入、滅零輸入 和滅零輸出和滅零輸出LTBIRBIRBO第4章 組合邏輯電路具有滅零控制的具有滅零控制的6位數(shù)碼顯示系統(tǒng)位數(shù)碼顯示系統(tǒng) RBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYgg01110CT54487R =200第4章 組合邏輯電路1、編碼器為什么需要具有優(yōu)先編碼功能？怎樣實(shí)現(xiàn)該功能？2、譯碼器的功能是什么？3、熟悉74LS138的功能、特點(diǎn)。4、譯碼器可以實(shí)現(xiàn)哪些邏輯功能電路？小小 結(jié)結(jié)作業(yè)作業(yè)：P115題20、22、23第4章 組合邏輯電路第第4章章 組合邏輯電路組合邏輯電路4.1 組合邏輯