EDA課程設(shè)計(jì)論文數(shù)字頻率計(jì)的設(shè)計(jì)

1、eda論文成績?cè)u(píng)定表學(xué)院名稱 ： 電氣工程學(xué)院 專業(yè)班級(jí) ： 自動(dòng)化0801班 學(xué)生姓名 ： 學(xué) 號(hào) ： 指導(dǎo)教師 ： 成績: 2011年 11 月 23 日 eda論 文 專 業(yè) 班 級(jí) ： 自動(dòng)化0801班 學(xué) 生 姓 名 ： 學(xué) 號(hào) ： 指 導(dǎo) 教 師 ： 數(shù)字頻率計(jì)的設(shè)計(jì)摘要:頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量器。頻率計(jì)最基本的工作原理為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段t內(nèi)的周期個(gè)數(shù)為n時(shí)，則被測(cè)信號(hào)的頻率f=n/t。本文采用計(jì)算機(jī)軟件max-plus 2進(jìn)行頻率計(jì)的設(shè)計(jì)，測(cè)量信號(hào)在1s時(shí)間的周期數(shù)來得到信號(hào)的頻率。本文所設(shè)計(jì)的頻率計(jì)設(shè)計(jì)思路簡單，可操作性強(qiáng)，具

2、有很好的實(shí)際意義。關(guān)鍵字：eda、頻率計(jì)、信號(hào)、仿真目錄1 引言12 設(shè)計(jì)思路13 設(shè)計(jì)分析231 測(cè)頻信號(hào)發(fā)生器23. 2 計(jì)數(shù)器23. 3 數(shù)碼管顯示24 各模塊的程序及電路圖241 分頻器模塊24. 2 計(jì)數(shù)器模塊34. 3 七段數(shù)碼管顯示模塊45 各模塊的仿真圖551 分頻器模塊55. 2 計(jì)數(shù)器模塊553 七段數(shù)碼管顯示模塊66 總結(jié)67 心得體會(huì)78 參考文獻(xiàn)71 引言eda 技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體,以硬件語言為系統(tǒng)邏輯描述的主要方式,以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具,通過有關(guān)的開發(fā)軟件,自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計(jì),

3、最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，其設(shè)計(jì)的靈活性使得eda 技術(shù)得以快速發(fā)展和廣泛應(yīng)用。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著現(xiàn)場(chǎng)可編程門陣列fpga的廣泛應(yīng)用，以eda工具作為開發(fā)手段，運(yùn)用vhdl等硬件描述語言語言，將使整個(gè)系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。本文以max + plus 軟件為設(shè)計(jì)平臺(tái)，運(yùn)用vhdl語言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。2 設(shè)計(jì)思路在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為

4、重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。所謂頻率，就是周期性信號(hào)在單位時(shí)間內(nèi)的變化次數(shù)。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘,對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù),即閘門時(shí)間為1s。閘門時(shí)間可以根據(jù)需要取值,大于或小于1s 都可以。閘門時(shí)間越長,得到的頻率值就越準(zhǔn)確,但閘門時(shí)間越長,則每測(cè)一次頻率的間隔就越長。閘門時(shí)間越短,測(cè)得的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。本文采用1s作為閘門時(shí)間，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范

5、圍為0hz999999hz。待測(cè)信號(hào)計(jì)數(shù)器數(shù)碼管顯示測(cè)頻控制信號(hào)發(fā)生器圖1 數(shù)字頻率計(jì)原理框圖本數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路,其原理框圖如圖1所示：3 設(shè)計(jì)分析31 測(cè)頻信號(hào)發(fā)生器測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生測(cè)量頻率的控制時(shí)序,是設(shè)計(jì)頻率計(jì)的關(guān)鍵。這里控制信號(hào)clk 取為1000hz,分頻后要得到一個(gè)脈寬為1s的時(shí)鐘信號(hào)q ,用來作為計(jì)數(shù)閘門信號(hào)。當(dāng)q 為高電平時(shí)開始計(jì)數(shù);在q的下降沿時(shí)停止計(jì)數(shù)，并且產(chǎn)生清零信號(hào)clear ,為下次計(jì)數(shù)做準(zhǔn)備。clear 信號(hào)是低電頻有效。3. 2 計(jì)數(shù)器本文所設(shè)計(jì)的頻率計(jì)的頻率范圍是0hz999999h，因

6、此計(jì)數(shù)器采用6個(gè)十進(jìn)制計(jì)數(shù)器的級(jí)聯(lián)來進(jìn)行計(jì)數(shù)。3. 3 數(shù)碼管顯示顯示部分采用七段數(shù)碼管電路來顯示。七段數(shù)碼管是指由七段led顯示條組成的數(shù)碼管，可以通過控制每一段led的亮滅來顯示0-9是個(gè)數(shù)字。4 各模塊的程序及電路圖41 分頻器模塊分頻器模塊的程序如下所示：library ieee;use ieee.std_logic_1164.all;entity fen isport(clk:in std_logic; q:out std_logic);end fen;architecture fen_arc of fen isbeginprocess(clk)variable cnt:intege

7、r range 999 downto 0;variable x:std_logic;beginif clk'event and clk='1'thenif cnt<999 thencnt:=cnt+1;elsecnt:=0;x:=not x;end if;end if;q<=x;end process;end fen_arc;4. 2 計(jì)數(shù)器模塊本文采用74160作為十進(jìn)制計(jì)數(shù)器。74160是一個(gè)4位二進(jìn)制的計(jì)數(shù)器，它具有異步清除端與同步清除端不同的是，它不受時(shí)鐘脈沖控制，只要來有效電平，就立即清零，無需再等下一個(gè)計(jì)數(shù)脈沖的有效沿到來。計(jì)數(shù)器模塊的電路連接圖

8、如圖2所示：圖2 計(jì)數(shù)器模塊電路連接圖4. 3 七段數(shù)碼管顯示模塊七段數(shù)碼管顯示模塊的程序如下所示：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shuma isport(m:in std_logic_vector(3 downto 0);n:out std_logic_vector(6 downto 0);end shuma;architecture xianshi of shuma isbeginprocess(m)begincase m iswhen"0000&qu

9、ot;=>n<="0111111"when"0001"=>n<="0000110"when"0010"=>n<="1011011"when"0011"=>n<="1001111"when"0100"=>n<="1100110"when"0101"=>n<="1101101"when"0110&qu

10、ot;=>n<="1111101"when"0111"=>n<="0000111"when"1000"=>n<="1111111"when others=>n<="0000000"end case;end process;end xianshi;5 各模塊的仿真圖51 分頻器模塊分頻器模塊的仿真圖如圖3所示 圖3 分頻器模塊仿真圖5. 2 計(jì)數(shù)器模塊令待測(cè)信號(hào)fsin為周期是20.0us的方波信號(hào)，控制信號(hào)clk的脈沖寬度為1s

11、。分別用gw、sw、bw、qw、ww和sww來表示計(jì)數(shù)結(jié)果的個(gè)位、十位、百位、千位、萬位和十萬位。計(jì)數(shù)器模塊的仿真圖如圖4所示：圖 4 計(jì)數(shù)器模塊仿真圖53 七段數(shù)碼管顯示模塊七段數(shù)碼管顯示模塊的仿真圖如圖5所示：圖3 七段數(shù)碼管模塊仿真圖6 總結(jié)本頻率計(jì)步器思路簡單，可操作性強(qiáng)，有一定是的使用性。但任然存在一些問題：本文設(shè)計(jì)的數(shù)字頻率計(jì)采用的測(cè)量周期為1s，因此測(cè)量結(jié)果的精度有限。，若待測(cè)信號(hào)某個(gè)周期的上升沿略在控制信號(hào)上升沿之前，則計(jì)數(shù)器不會(huì)對(duì)此周期計(jì)數(shù)；若待測(cè)信號(hào)某個(gè)周期的上升沿略在控制信號(hào)下升沿之前，則計(jì)數(shù)器會(huì)對(duì)此周期計(jì)數(shù)，因此對(duì)測(cè)量結(jié)果造成了一定的誤差。7 心得體會(huì)本次的課程設(shè)計(jì)我個(gè)

12、人覺得是很有意義的。老師給題目很有代表性，而且實(shí)用性很強(qiáng)。這次課程設(shè)計(jì)雖然只有短短的一周時(shí)間，但是學(xué)到的東西卻很多，它把我這期所學(xué)的知識(shí)系統(tǒng)的規(guī)劃起來并用于實(shí)踐的操作，這也是對(duì)理論知識(shí)深刻認(rèn)識(shí)的最重要一步，讓我受益匪淺。現(xiàn)在就這次的課程設(shè)計(jì)做如下幾點(diǎn)總結(jié)：一、拿到一個(gè)題目，知道如何去分析它，建立設(shè)計(jì)思想，可以通過系統(tǒng)劃分，設(shè)計(jì)輸入、邏輯設(shè)計(jì)綜合，最后進(jìn)行編譯仿真。二、vhdl語言的設(shè)計(jì)。作為一種標(biāo)準(zhǔn)的硬件描述語言，vhdl的優(yōu)勢(shì)只要體現(xiàn)在：功能與靈活性，不依賴于器件的設(shè)計(jì)，可移植性等等。通過這次的課程設(shè)計(jì)，我覺得vhdl更加簡捷易懂。三、主要說下在調(diào)試過程中出現(xiàn)的問題。在調(diào)試中出現(xiàn)的問題大多可能是程序沒能完成設(shè)計(jì)要求，但是這次的設(shè)計(jì)讓我深切感受到問題可能出在你覺察不到的步驟上。我這次就是出現(xiàn)了這個(gè)問題，寫完程序，編譯后發(fā)現(xiàn)沒有問題，但是進(jìn)行仿真