集成電路版圖設(shè)計(jì)筆試面試大全

1、1. calibre語(yǔ)句2. 對(duì)電路是否了解。似乎這個(gè)非常關(guān)心。3. 使用的工具。Ø 熟練應(yīng)用unix操作系統(tǒng)和l_edit，calibre, cadence, virtuoso, dracula拽可樂(lè)（diva）,等軟件進(jìn)行ic版圖繪制和drc，lvs，erc等后端驗(yàn)證4. 做過(guò)哪些模塊其中主要負(fù)責(zé)的有amplifier，comparator，cpm，bandgap，accurate reference，oscillator，integrated power mos，ldo blocks 和pad，esd cells以及top的整體布局連接5. 是否用過(guò)雙阱工藝。工藝流程見(jiàn)版圖資料

2、在高阻襯底上同時(shí)形成較高的雜質(zhì)濃度的p阱和n阱，nmos、pmos分別做在這兩個(gè)阱中，這樣可以獨(dú)立調(diào)節(jié)兩種溝道m(xù)os管的參數(shù)，使cmos電路達(dá)到最優(yōu)特性，且兩種器件間距離也因采用獨(dú)立的阱而減小，以適合于高密度集成，但是工藝較復(fù)雜。制作mos管時(shí)，若采用離子注入，需要淀積si3n4，sio2不能阻擋離子注入，進(jìn)行調(diào)溝或調(diào)節(jié)開(kāi)啟電壓時(shí)，都可以用sio2層進(jìn)行注入。雙阱cmos采用原始材料是在p+襯底（低電阻率）上外延一層輕摻雜的外延層p-（高電阻率）防止latch-up效應(yīng)(因?yàn)榈碗娮杪实囊r底可以收集襯底電流)。n阱、p阱之間無(wú)space。6. 你認(rèn)為如何能做好一個(gè)版圖？或者做一個(gè)好版圖需要注意些

3、什么 需要很仔細(xì)的回答！答：一，對(duì)于任何成功的模擬版圖設(shè)計(jì)來(lái)說(shuō)，都必須仔細(xì)地注意版圖設(shè)計(jì)的floorplan，一般floorplan 由設(shè)計(jì)和應(yīng)用工程師給出，但也應(yīng)該考慮到版圖工程師的布線問(wèn)題，加以討論調(diào)整?？傮w原則是模擬電路應(yīng)該以模擬信號(hào)對(duì)噪聲的敏感度來(lái)分類。例如，低電平信號(hào)節(jié)點(diǎn)或高阻抗節(jié)點(diǎn)，它們與輸入信號(hào)典型相關(guān)，因此認(rèn)為它們對(duì)噪聲的敏感度很高。這些敏感信號(hào)應(yīng)被緊密地屏蔽保護(hù)起來(lái)，尤其是與數(shù)字輸出緩沖器隔離。高擺幅的模擬電路，例如比較器和輸出緩沖放大器應(yīng)放置在敏感模擬電路和數(shù)字電路之間。數(shù)字電路應(yīng)以速度和功能來(lái)分類。顯而易見(jiàn)，因?yàn)閿?shù)字輸出緩沖器通常在高速時(shí)驅(qū)動(dòng)電容負(fù)載，所以應(yīng)使它離敏感模擬

4、信號(hào)最遠(yuǎn)。其次，速度較低的邏輯電路位于敏感模擬電路和緩沖輸出之間。注意到敏感模擬電路是盡可能遠(yuǎn)離數(shù)字緩沖輸出，并且最不敏感的模擬電路與噪聲最小的數(shù)字電路鄰近。芯片布局時(shí)具體需考慮的問(wèn)題，如在進(jìn)行系統(tǒng)整體版圖布局時(shí)，要充分考慮模塊之間的走線，避免時(shí)鐘信號(hào)線對(duì)單元以及內(nèi)部信號(hào)的干擾。模塊間擺放時(shí)要配合壓焊點(diǎn)的分布，另外對(duì)時(shí)鐘布線要充分考慮時(shí)延，不同的時(shí)鐘信號(hào)布線應(yīng)盡量一致，以保證時(shí)鐘之間的同步性問(wèn)題。而信號(hào)的走線要完全對(duì)稱以克服外界干擾。二電源線和地線的布局問(wèn)題當(dāng)數(shù)字、模擬電路位于同一個(gè)芯片，任何時(shí)候數(shù)字電路的噪聲都可能通過(guò)連接的電源線和地線，注入到敏感模擬電路。因此需要仔細(xì)考慮電源線和地線的布線

5、方式，這樣不僅能減小數(shù)字噪聲對(duì)模擬電路的注入，而且可以最小化耦合效應(yīng)。一個(gè)降低干擾的方法是禁止模擬電路和數(shù)字電路共用相同的連線，區(qū)分?jǐn)?shù)字和模擬部分的電源和地引腳。這樣能削減由于連線共用而產(chǎn)生的寄生電阻，耦合。在允許范圍內(nèi)使電源線和地線盡可能的寬，可以減小電源線和地線的電阻。這樣會(huì)減小總體布線金屬的電阻值，也會(huì)相應(yīng)降低在這些電阻上產(chǎn)生的峰值電壓。盡管仔細(xì)布局可以最小化電感，但是電感本身是不可能消除的。這是因?yàn)閴汉妇€的長(zhǎng)度依賴于壓焊塊和引線框之間的距離。一種減小連線電感的方法就是預(yù)留離芯片上敏感連線最近的引腳，例如模擬電源和地。事實(shí)上，對(duì)于噪聲的抑制除了電路設(shè)計(jì)上要進(jìn)行充分的考慮和采用不同的手段使

6、信號(hào)足夠干凈之外，版圖設(shè)計(jì)者擁有一定的電路設(shè)計(jì)知識(shí)和基礎(chǔ)理論，養(yǎng)成一個(gè)良好的設(shè)計(jì)習(xí)慣（比如在大電流的地方習(xí)慣于盡可能多的via-stack和對(duì)襯底接觸，對(duì)于如何隔離不同的干擾源和噪聲，如何有效的采用一些簡(jiǎn)單直接的版圖設(shè)計(jì)技巧并且自然的應(yīng)用到設(shè)計(jì)當(dāng)中）對(duì)于整個(gè)設(shè)計(jì)在最后物理實(shí)現(xiàn)中避免未知因素導(dǎo)致的失效，將非常非常重要。三(1)熟悉并拆分電路對(duì)所要layout的電路，把電路進(jìn)行劃分，了解每部分的重要程度和相互依存的關(guān)系，就是有些部分可以畫(huà)到一起，有的要把一些其他部分包含在里面。找出電路的對(duì)稱性及相似性(版圖上可以直接copy過(guò)來(lái)用的)。知道哪里出線多，哪里出線少。(2)評(píng)估與計(jì)劃 

7、60;評(píng)估電路，比如用到多少個(gè)模塊,占總面積多少？用到多少個(gè)cell，占總面積多少？模塊所占面積與其要布線的面積之比，等等。評(píng)估要分幾部分進(jìn)行l(wèi)ayout，每部分要占多大面積，要花多少時(shí)間？整體要花多少時(shí)間？什么時(shí)候要來(lái)layout哪一部分. (3)布局和擺放  根據(jù)評(píng)估的大小，對(duì)各部分進(jìn)行擺放，以達(dá)到最好的效果和連線方式。規(guī)化走線空間和走線路徑，重要的是power/ground，和較為重要的線的整體走向，以達(dá)到簡(jiǎn)潔和安全。(4)標(biāo)記版圖  對(duì)應(yīng)電路，在版圖上打label(或者加pin，或者加屬性)，一是知道已經(jīng)畫(huà)好是哪一部分電路，二是知道是否連接正確。

8、一層層下來(lái)，由小部分組成較大部分，再由較大部分組成大部分，越來(lái)越復(fù)雜時(shí)，layout工程師所做的記號(hào)就相當(dāng)重要，好比一個(gè)好的程序員，會(huì)寫(xiě)上注釋一樣的重要。四做好保護(hù)環(huán)和防止latchup保護(hù)環(huán)作用 1.用“保護(hù)環(huán)”將敏感模塊與其他電路產(chǎn)生的襯底噪聲進(jìn)行隔離。保護(hù)環(huán)可以是一條簡(jiǎn)單的包圍敏感電路、由襯底組成的帶狀封閉環(huán)，它為襯底產(chǎn)生的電荷提供較低的到地阻抗，能有效的隔離噪聲。用guard ring將受干擾的電路圍住，甚至，layout工程師還可以建議circuit designer對(duì)noise進(jìn)行過(guò)濾等處理。 還要在floor plane 時(shí)，避免

9、將噪聲電路與易受干擾的電路離得很近，應(yīng)盡量將噪聲電路。安排在芯片的邊角部位，并做隔離或打上guard ring以防萬(wàn)一。2.防止latchup如何放置保護(hù)環(huán)(guard ring) 來(lái)正確防護(hù)latch-up。上圖是典型的版圖結(jié)構(gòu)，左邊是n-well pmos 加 n+ well contact, 右邊是p-sbu nmos 加 p+ sub contact，中間就是guard ring，當(dāng)然well contact 、psub contact 也是保護(hù)的一部分，只不過(guò)沒(méi)有畫(huà)成環(huán)狀而已，不能忽略。保護(hù)環(huán)的基本概念主要分成兩種：1，多數(shù)載流子保護(hù)環(huán)；2，少數(shù)載流子保護(hù)環(huán)。多數(shù)與少數(shù)是相

10、對(duì)的，比如：電子在p-sub中為少數(shù)載流子到了nwell中就是多數(shù)載流子了。那么保護(hù)環(huán)到底發(fā)揮著什么作用呢？畫(huà)出上圖的剖面圖來(lái)更用助于我們理解。  將中間的保護(hù)環(huán)暫時(shí)拿掉，分析其中的寄生情況。為了不讓情況變得復(fù)雜，我們只描述主要的寄生情況。其中nwell中的p+ 、nwell、p-sub組成縱向的pnp，nwell中的p+為發(fā)射極。另外p-sub中的n+、p-sub、nwell組成橫向的npn，p-sub中的n+為發(fā)射極。簡(jiǎn)單理解就是mos的源/漏極作為了寄生三極管的發(fā)射極。(注意源漏是存在差異的)少數(shù)載流子保護(hù)環(huán)是摻雜不同類型雜質(zhì)，形成反偏結(jié)提前收集引起閂鎖的注入少數(shù)載流

11、子。多數(shù)載流子保護(hù)環(huán)是摻雜相同類型雜質(zhì)，減小多數(shù)載流子電流產(chǎn)生的降壓。以剖面圖為例，p-sub中的n+區(qū)的電子注入經(jīng)p-sub擴(kuò)散，大多數(shù)電子到達(dá)nwell-psub結(jié)，并在電壓的作用下加速漂移到nwell中，電子進(jìn)入nwell在被最后收集的時(shí)候，便會(huì)形成壓降，導(dǎo)致寄生pnpn結(jié)構(gòu)發(fā)生latchup。為了解決這個(gè)問(wèn)題，就必須防止電子進(jìn)入nwell。少數(shù)載流子保護(hù)環(huán)就是提前進(jìn)行電子的收集，而且少數(shù)載流子保護(hù)環(huán)深度較深，效果也是相當(dāng)?shù)拿黠@。多數(shù)載流子與此相對(duì)應(yīng)，收集空穴。但因是p型襯底，空穴必然進(jìn)入到襯底中，多數(shù)載流子保護(hù)環(huán)本質(zhì)上降低了局部的電阻。p+型多數(shù)載流子保護(hù)環(huán)離nwell近，更利于提前收

12、集，效果就會(huì)明顯一點(diǎn)。nwell-contact 、p-sub contact 起著多數(shù)載流子保護(hù)環(huán)的作用，所以離nwell p-sub結(jié)近效果會(huì)好一些。五版圖設(shè)計(jì)無(wú)論數(shù)字模擬esd 及l(fā)atch up都是重要的考慮問(wèn)題1.每個(gè)pad與內(nèi)部連接最好經(jīng)過(guò)一個(gè)小電阻,此電阻不用太大,也沒(méi)有必要準(zhǔn),一般選擇方塊電阻較低的物質(zhì)做,但要注意此電阻不能影響正常功能. 2.與pad連接的esd管遵守esd規(guī)則，漏極與gate的距離要比正常的拉大一些.如果是采用高壓制程則按高壓mos畫(huà)法.esd cell要用兩層guard ring圍繞.一層接vdd 一層接gnd. 3.輸出之驅(qū)動(dòng)級(jí)pmos nmo

13、s距離要拉開(kāi). 防止latchup4.施密特觸發(fā)器中那兩顆特殊mos(接gnd的pmos和接vdd的nmos)要用guard ring圍.在nwell中擴(kuò)散n+或在p-sub中擴(kuò)散p+所做的guard ring為多數(shù)載流子保護(hù)環(huán)，反之則為少數(shù)載流子保護(hù)環(huán)。 少數(shù)載流子保護(hù)環(huán)作用是先于寄生集電區(qū)，提前收集會(huì)引起觸發(fā)的少數(shù)載流子。這種結(jié)構(gòu)對(duì)橫向寄生晶體管有效，但對(duì)縱向晶體管幾乎沒(méi)有作用。而且這種保護(hù)環(huán)并不見(jiàn)得都要成封閉狀態(tài)，它應(yīng)該包圍在潛在的發(fā)射區(qū)。 多數(shù)載流子保護(hù)環(huán)，在局部位置減輕了寄生電阻，并且在對(duì)發(fā)射區(qū)的遠(yuǎn)近上，分別稱為弱勢(shì)結(jié)構(gòu)和強(qiáng)勢(shì)結(jié)構(gòu)。強(qiáng)勢(shì)結(jié)構(gòu)較為有效，因?yàn)?/p>

14、它靠發(fā)射區(qū)較近，有電流導(dǎo)向的作用。 建議多打nwell contact和p-sub contact，以減輕連入的寄生電阻。 六cmos電路中的寄生情況，以便在對(duì)布局的好壞有所了解。 首先，來(lái)回顧一下相關(guān)內(nèi)容的基本知識(shí)，這里暫且只談?wù)摷纳娙菖c電阻其他：c=q/v 其中 q 為極板電荷，v 為兩極板之間的電壓 電阻的相關(guān)公式如下： v=ir  i - 電流 r - 電阻 v - 電壓 這些

15、公式以下會(huì)用來(lái)解釋常見(jiàn)的問(wèn)題。 在電路中，寄生無(wú)處不在，因?yàn)檫@里講的是cmos電路，cmos電路制作在substrate上,而substrate無(wú)處不在 我們無(wú)法消除這種寄生情況，也無(wú)法對(duì)寄生視而不見(jiàn)，如果你忽略他，他將會(huì)給電路造成一些麻煩 可能對(duì)一般電路沒(méi)有多少影響，但對(duì)于追求高頻率，高速度的今天，忽略就將造成損失。 寄生不只是某一層對(duì)substrate形成寄生，還發(fā)生在層與層之間，層與層的側(cè)面之間等等，所以為了減少寄生對(duì)電路的干擾，就需要在layout時(shí)，相應(yīng)注意!最好不要到處布線，雜亂無(wú)章，也盡量避免從溝道m(xù)os(或重要電路)上過(guò)線。 從

16、上式電容公式中可以看出，寄生電容的大小與極板的面積成正比，而與極板的距離成反比，也就是，對(duì)metal1和metal2相對(duì)substrate所造成的電容來(lái)說(shuō)，metal2的影響要小于metal1所產(chǎn)生的影響。 但是，由于desinger rule和chip size的關(guān)系，我們會(huì)去考慮采用布線的最小尺寸，這里假設(shè) metal1 minimum width為0.6u ,metal2 minimum width為0.8u，如下表格：    材料  &#

17、160;        |  mt1   |  mt2-|-|- 最小線寬(um)      |  0.6   |   0.8  -|-|- 單位電容(ff/um2)   |   5  &#

18、160; |   3 以最小線寬布線，100u，所產(chǎn)生的電容分別為： cmt1=100*0.6*5=300 ff cmt2=100*0.8*3=240 ff 由此可知，布線的區(qū)別不只是材料名稱的不同。 對(duì)寄生電阻，舉例來(lái)講： 在布線時(shí)，我們根據(jù)電流的大小來(lái)選擇布線的寬度，假設(shè)metal1 , 1 micro可以承載0.5milliamp,如果電路 需要載流1milliamp的電流時(shí)，就選擇布線寬度為2 micro。假設(shè)連結(jié)兩部

19、分電路，結(jié)果布線長(zhǎng)度為1000 micro,好， 如此這般，電路就layout好了，結(jié)果designer說(shuō)出現(xiàn)問(wèn)題，這是為什么呢？ 根據(jù)v=ir 公式計(jì)算得出： 首先得出電阻值，(這里設(shè)定每個(gè)square為 0.05 ohms), r=(1000/2)*0.05=25 ohm v=ir=1 * 25 =25 millivolts 電壓出現(xiàn)偏移，因此問(wèn)題解決，就是優(yōu)化布線以減少寄生電阻對(duì)電路造成的影響。在布線時(shí)，還可以利用電阻的并聯(lián)的特性和增加線寬

20、減少square數(shù)量等方法，來(lái)減少寄生電阻的阻值。 七match比如：這個(gè)電路有什么功能，是做什么用的？ 它的電流總共有多少？最大電流多大，在哪些節(jié)點(diǎn)之間？ 什么地方需要有很好的對(duì)稱？什么地方需要有很好的保護(hù)？ 什么地方需要相互隔開(kāi)？什么地方可以靠在一起，什么地方不可以？ 等等，這些問(wèn)題是常要問(wèn)的，要和designer有很好的溝通，了解設(shè)計(jì)的思路和想法。 這樣才能確保電路生產(chǎn)出來(lái)后，能夠正常運(yùn)行。(當(dāng)前以電路設(shè)計(jì)正確性為前提) match是需要注意的其中之一，為考慮器件的對(duì)稱性。  對(duì)于對(duì)稱，不僅是在考慮

21、器件之間的對(duì)稱性，還好考慮諸如布線的長(zhǎng)度，走勢(shì)，布局水平還是垂直等等方方面面都有考慮對(duì)稱的必要性。 cmos電路中，單個(gè)mos的特性，取決于單個(gè)晶體管的寬長(zhǎng)比(w/l),比值越大，晶體管的速度就快，反之則慢 在生產(chǎn)過(guò)程中，晶片會(huì)在某個(gè)方向上存在差異性，這便導(dǎo)致了晶體管的差異。  1、中心對(duì)稱 （交叉對(duì)稱）這是幾種對(duì)稱方式，比如mos a 寬長(zhǎng)比 w/l=4/0.6 可以畫(huà)為2個(gè)w/l=2/0.6 mos b 也是如此，然后按上圖排列,就是中心對(duì)稱的基本形式。 中心對(duì)

22、稱的基本思想，就是將器件平均分割，依中心位置進(jìn)行排列?？蓱?yīng)用于差分對(duì)管建議取n為偶數(shù)根source端在兩邊，drain端在中間，注意（以圖為例）水平寬度與垂直高度相對(duì)比例。尾流源器件目的是提供穩(wěn)定的電流，其實(shí)可以是鏡像電流源的一部分，所以畫(huà)法已經(jīng)在上次討論過(guò)了。不過(guò)考慮與另一晶體管相距較遠(yuǎn)，應(yīng)以metal 作為連線。晶體管失配會(huì)造成很大的影響，為保持晶體管的匹配通常的做法有，中心對(duì)稱和質(zhì)心對(duì)稱（交叉對(duì)稱）法，這些可以運(yùn)用在制程偏差很大的項(xiàng)目中。在先進(jìn)的工藝?yán)?，這方面的所占的比重在逐步下降，甚至可以忽略，在種情況下的匹配就是將晶體管盡量靠近，比如共用。2、組件模塊 這一方法，主要針對(duì)于

23、電阻的layout。 對(duì)于一組電阻有2k,1k和500，不同的人，就會(huì)有不同的畫(huà)法之所以會(huì)出現(xiàn)上圖這幾種畫(huà)法，原因在于所采用的最小組件不同，變化就產(chǎn)生了。 所以關(guān)鍵問(wèn)題，應(yīng)取決于最小組件的選擇。選定最小組件后，再進(jìn)行中心對(duì)稱，達(dá)到合理的布局。 在畫(huà)電阻時(shí)，我們要考慮到節(jié)點(diǎn)的問(wèn)題，因?yàn)楣?jié)點(diǎn)的存在，無(wú)疑加大了電阻的阻值，這是電路中不想 見(jiàn)到的。采用電阻并聯(lián)的特性，將節(jié)點(diǎn)電阻進(jìn)行并聯(lián)，減少了節(jié)點(diǎn)電阻。 一般畫(huà)電阻時(shí)，都會(huì)在兩邊或四周畫(huà)一些dummy電阻，以保護(hù)內(nèi)部電阻。3dummy mos 必須要和被保護(hù)的 mos

24、60;管是同一個(gè)方向的即：s-d 方向 和 gate 方向 分別相同 這就牽涉到 designer 必須規(guī)定好 dummy mos 的尺寸 就是說(shuō)：l(mos)=l(dummy),w不等 ，dummy mos的w可以取design rule 中的最小size 如果在另一個(gè)方向上保護(hù) 則；w(mos)=w(dummy),l不等，dummy mos 的l可以取desing rule 

25、;中的最小size  八，屏蔽為了屏蔽來(lái)自數(shù)字開(kāi)關(guān)的噪聲，保護(hù)敏感低電平模擬信號(hào)。其中一種屏蔽方法就是把敏感層放置在連接模擬地的其他層次之間，或者在信號(hào)線兩邊并行接模擬地的布線來(lái)屏蔽噪聲。如果可能應(yīng)避免敏感模擬信號(hào)交叉布線，當(dāng)無(wú)法避免交叉布線，那么用最上層的金屬連接數(shù)字信號(hào)。如果模擬信號(hào)是輸入信號(hào)，則最好用最下層金屬或者多晶硅層，兩層金屬之間再用接地的金屬層加以屏蔽。另一種應(yīng)該避免的情況就是敏感模擬信號(hào)和數(shù)字信號(hào)的鄰近布線。因?yàn)樵谶@些連線之間會(huì)產(chǎn)生耦合的寄生電容。如果這種情況不能避免，那么應(yīng)該在兩個(gè)信號(hào)線之間再額外加入一條接模擬地的連線。這個(gè)方法還可以用來(lái)分割模擬電路和數(shù)字

26、電路。此外，用n阱作底層可以屏蔽襯底噪聲，從而保護(hù)模擬信號(hào)。九 其他互連考慮還有其他的布線方法能提高模擬電路的性能。當(dāng)進(jìn)行模擬電路的布線時(shí)，最好最小化電流布線的長(zhǎng)度，這樣能減少布線寄生電阻引起的電壓值下降量，而且提高制造的可靠性。應(yīng)盡量避免用多晶硅來(lái)布信號(hào)線，因?yàn)槎嗑Ч璧募纳娮韪?，而且接觸孔的電阻不可忽略，否則會(huì)導(dǎo)致信號(hào)有很大的衰減。如果加寬多晶硅來(lái)降低寄生電阻，又會(huì)產(chǎn)生額外的寄生電容。只有無(wú)電流流過(guò)的高阻抗柵節(jié)點(diǎn)才能用多晶硅來(lái)布線。在芯片的實(shí)現(xiàn)過(guò)程中，由于工藝參數(shù)本身的容差，隨著溫度的漂移，很難保證電路器件參數(shù)的絕對(duì)準(zhǔn)確性。在版圖設(shè)計(jì)中，實(shí)際所能保證的只是兩個(gè)或多個(gè)器件之間的相對(duì)精度。在

27、存在工藝參數(shù)變化、溫度漂移的環(huán)境下，只要這些器件之間保持良好的幾何對(duì)稱性，就能夠使它們的電學(xué)參數(shù)之間的比值基本保持不變。在設(shè)計(jì)時(shí)，必須把對(duì)稱性要求高的器件放得盡量靠近，使得橫向的跨度盡量小。對(duì)于寬度w較大的mos管的版圖，需用“叉指”結(jié)構(gòu)來(lái)減小柵電阻，最小化失配、串?dāng)_等效應(yīng)。（柵電阻w/l*方塊電阻）（串?dāng)_：信號(hào)之間的相互干擾）模擬電路layout常識(shí) poly只能用于信號(hào)線的連接因?yàn)閜oly的電阻太大，不能做長(zhǎng)距離的信號(hào)線？另外由于多晶硅離襯底近，所以長(zhǎng)距離的布線產(chǎn)生的寄生電容大布線最小化，特別是高阻抗節(jié)點(diǎn)之間的連接。減少寄生電容。尤其是高阻節(jié)點(diǎn)可是更要命，任何一點(diǎn)干擾，由于loadinge

28、ffect都會(huì)產(chǎn)生很大的interferrencenoise。采用對(duì)稱結(jié)構(gòu)，如果有必須應(yīng)采用中心對(duì)稱方式減小管子的mismatch。注意勻稱，比如等高，均勻擺放，特別注意有源器件工藝一致性的考慮，也是為了減少mismatch。晶體管必須是直的，禁止拐彎晶體管不能拐彎應(yīng)該是基于遷移率的考慮，不同晶向遷移率不一樣，會(huì)影響匹配分開(kāi)輸入，輸出線，避免出現(xiàn)回路屏蔽高頻線避免noise的影響使用規(guī)則的圖形保持layout方向的一致采用多層金屬布線的時(shí)候，如果grounding上沒(méi)有多層金屬不能很好的起屏蔽作用，類似于用來(lái)隔離的墻太矮，shielding通常用來(lái)保護(hù)某一信號(hào)線，好比閉路電視信號(hào)線外面的一層金

29、屬絲，屏蔽里面的信號(hào)，使之不干擾有用信號(hào)，通常占面積較多！正常連接的mos的柵極被懸空，會(huì)出現(xiàn)芯片不正常工作，甚至燒毀。 一個(gè)模塊的輸入輸出端叫port，如input port，output port對(duì)于某一個(gè)cell，如d觸發(fā)器，就說(shuō)pin，如dff的clk pin，data pin，q pin等 pad指整個(gè)芯片的輸入輸出口，是要和外部封裝框架（bonding frame）相連的接口， pad就是一塊金屬，通常帶有大的esd保護(hù)管，這兩個(gè)esd保護(hù)管和其相反類型mos管是最容易發(fā)生latch up的地方。4、什么叫做ot

30、p片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）otp是一次可編程（one time programme）,掩膜就是mcu出廠的時(shí)候程序已經(jīng)固化到里面去了，不能在寫(xiě)程序進(jìn)去！封裝：小型外框封裝-sop (small outline package) sotsmall outline thin package特點(diǎn)適用于smt安裝布線，寄生參數(shù)減小，高頻應(yīng)用，可靠性較高。引腳離芯片較遠(yuǎn)，成品率增加且成本較低。芯片面積與封裝面積比值約為1:8怎樣快速地做lvs檢查？1確定lvs跑完后是否有軟連接文件的產(chǎn)生，如有，先檢查軟連接。2檢查電源和地這2個(gè)節(jié)點(diǎn)。3檢查器件的個(gè)數(shù)是否匹配。4然后檢查每個(gè)器件的子類型是否匹配。5最后針對(duì)每個(gè)節(jié)點(diǎn)進(jìn)行細(xì)致地檢查。6檢查mos管的寬長(zhǎng)是否一致，電容電阻的阻值是否一致。與電路設(shè)計(jì)者需要溝通些什么？1在畫(huà)版圖之前，應(yīng)該向電路設(shè)計(jì)者了解pad擺放的順序及位置，了解版圖的最終面積是多少。2在電路當(dāng)中，哪些功能塊之間要放在比較近的位置。哪些器件需要良好的匹配。3了解該芯片的電源線和地線一共有幾組，每組