第三章集成電路的制造工藝

1、第三章第三章 集成電路的制造工藝集成電路的制造工藝 （1）集成電路設(shè)計人員雖然不需要直接參集成電路設(shè)計人員雖然不需要直接參 與集成電路的與集成電路的工藝流程工藝流程和掌握工藝的細和掌握工藝的細 節(jié)，但了解節(jié)，但了解集成電路制造工藝的基本原理集成電路制造工藝的基本原理 和過程和過程，對于集成電路設(shè)計大有裨益。，對于集成電路設(shè)計大有裨益。 （2）這些工藝可應(yīng)用于）這些工藝可應(yīng)用于各類半導(dǎo)體器件和各類半導(dǎo)體器件和 集成電路的制造過程。集成電路的制造過程。 為何要介紹為何要介紹IC制造工藝？制造工藝？代客戶加工（代工）方式代客戶加工（代工）方式l 芯片設(shè)計單位和工藝制造單位的分離芯片設(shè)計單位和工藝制造

2、單位的分離。即芯片設(shè)計單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實現(xiàn)，即代客戶加工（簡稱代客戶加工（簡稱代工）方式代工）方式。代工方式代工方式已成為集成電路技術(shù)發(fā)展的一個重要特征已成為集成電路技術(shù)發(fā)展的一個重要特征無生產(chǎn)線設(shè)計與代工方式的關(guān)系圖無生產(chǎn)線設(shè)計與代工方式的關(guān)系圖PDK文件文件 首先，代工單位代工單位將經(jīng)過前期開發(fā)確定的一套工藝工藝設(shè)計文件設(shè)計文件PDKPDK（Pocess Design Kits)通過因特網(wǎng)傳送給設(shè)計單位。l PDK文件包括：工藝電路模擬用的器件的器件的SPICESPICE參數(shù)參數(shù)，版圖設(shè)計用的層次定義層次定義，設(shè)計規(guī)則設(shè)計規(guī)則，晶晶體管體管、電阻電

3、阻、電容等元件和通孔（電容等元件和通孔（VIAVIA）、焊盤）、焊盤等基本結(jié)構(gòu)的版圖等基本結(jié)構(gòu)的版圖，與設(shè)計工具關(guān)聯(lián)的設(shè)計規(guī)設(shè)計規(guī)則檢查（則檢查（DRCDRC）、參數(shù)提取（）、參數(shù)提?。‥XTEXT）和版圖電路）和版圖電路對照（對照（LVSLVS）用的文件）用的文件。電路設(shè)計和電路仿真電路設(shè)計和電路仿真 設(shè)計單位設(shè)計單位根據(jù)根據(jù)研究項目研究項目提出的提出的技術(shù)指標技術(shù)指標，在自，在自己掌握的己掌握的電路與系統(tǒng)知識電路與系統(tǒng)知識的基礎(chǔ)上，利用的基礎(chǔ)上，利用PDK提供的提供的工藝數(shù)據(jù)工藝數(shù)據(jù)和和CAD/EDACAD/EDA工具工具，進行，進行電路設(shè)電路設(shè)計、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計、計

4、、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計、設(shè)計規(guī)則檢查設(shè)計規(guī)則檢查DRCDRC、參數(shù)提取和版圖電路圖對、參數(shù)提取和版圖電路圖對照照LVSLVS，最終生成通常稱之為，最終生成通常稱之為GDS-GDS-格式的格式的版版圖文件圖文件。掩模與流片掩模與流片l 代工單位代工單位根據(jù)設(shè)計單位提供的根據(jù)設(shè)計單位提供的GDS-GDS-格式格式的的版圖版圖數(shù)據(jù)數(shù)據(jù)，首先，首先制作掩模（制作掩模（MaskMask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩模上。l 一張掩模一方面對應(yīng)于版圖設(shè)計中的一層的圖形，另一方面對應(yīng)于芯片制作中的一道或多道工藝。l 在一張張掩模的參與下，工藝工程師完成在一張張掩模的參與下，

5、工藝工程師完成芯片的流芯片的流水式加工水式加工，將版圖數(shù)據(jù)定義的圖形最終有序的固化將版圖數(shù)據(jù)定義的圖形最終有序的固化到芯片上到芯片上。這一過程通常簡稱為。這一過程通常簡稱為“流片流片”參數(shù)測試和性能評估參數(shù)測試和性能評估l設(shè)計單位設(shè)計單位對芯片進行對芯片進行參數(shù)測試參數(shù)測試和和性能評估。性能評估。符合技術(shù)要求時，進入符合技術(shù)要求時，進入系統(tǒng)應(yīng)用系統(tǒng)應(yīng)用。從而。從而完成完成一次集成電路設(shè)計、制造和測試與應(yīng)用的全一次集成電路設(shè)計、制造和測試與應(yīng)用的全過程。過程。代工工藝代工工藝代工（代工（FoundryFoundry）廠家）廠家 無錫上華（0.6/0.5 mCOS和4 mBiCMOS工藝) 上海先

6、進半導(dǎo)體公司(1 mCOS工藝) 首鋼NEC(1.2/0.18 mCOS工藝) 上海華虹NEC(0.35 mCOS工藝) 上海中芯國際(8英寸晶圓0.25/0.18 mCOS工藝)境外代工廠家一覽表境外代工廠家一覽表芯片工程芯片工程與與多項目晶圓計劃多項目晶圓計劃集成電路設(shè)計需要的知識范圍集成電路設(shè)計需要的知識范圍 集成電路設(shè)計：門檻很高門檻很高 系統(tǒng)知識系統(tǒng)知識：應(yīng)用范圍涉及面很廣 電路知識電路知識：是核心知識（技術(shù)和經(jīng)驗） 工具知識工具知識：包括硬件描述語言和設(shè)計流程 工藝知識工藝知識：微電子技術(shù)和版圖設(shè)計經(jīng)驗實際上的制作過程是很復(fù)雜的，有的甚至要有幾百個步驟。但其涉及到的基本工藝無外乎以

7、下幾種集成電路工藝簡介 P 型襯底型襯底( (摻雜濃度低摻雜濃度低) )N+N+SGBDNMOS1、硅片檢測、硅片檢測P E p i t a x i a l S u b s t r a t e r SUB硅片規(guī)格：晶向 P(100) 電阻率 25.542.5ohm.cm 厚度 525+/-20 umSiP E p i t a x i a l S u b s t r a t e r2、初氧、初氧 SUB初氧（2）厚度：4100+/400A作用：作為Nwell注入的掩蔽輔助層SiSiO23、PWELL 注入注入P SUBSiSiO2注入條件：B，50kev，3E124、腐蝕、腐蝕SiO2P SUB

8、SiSiO2漂光由Nwell推進所生成的氧化層。5、基氧、基氧P SUBSiSiO2基氧厚度：375+/-50A作為Si3N4與Si之間的應(yīng)力緩沖層。6、柵氧化、柵氧化SiSiO2P SUB 氧化層厚度：425+/-15A , 柵氧化層是NMOS工藝中要求最高的工藝，極容易導(dǎo)致器件的失效。7、多晶沉積、多晶沉積P SUBSiSiO2Poly 多晶Si柵 整片無膠注入P SUBSiSiO2PRPoly8、涂光刻膠、涂光刻膠9、光刻多晶一、光刻多晶一SiSiO2PRPoly 光刻后留下的部分包括：柵、電容的下 極板。（掩模版曝光顯影）P SUB10、刻蝕多晶一、刻蝕多晶一P SUBSiSiO2PR

9、Poly11、去膠、去膠 采用濕法去膠（1）+（2）菜單去膠。P SUBSiSiO2PRPoly12、多晶一氧化、多晶一氧化 此氧化層作為電容的介質(zhì)層。P SUBSiSiO2PRPoly13、N+區(qū)注入?yún)^(qū)注入SiSiO2PRPolyN+ 注入條件：As，110kev，6E15P SUB14、BPSG淀積淀積 BPSG厚度：8000+/-1000A用作多晶和 AL的隔離介質(zhì)P SUBBPSGSiSiO2PRPolyN+15、BPSG流動流動 緩和 BPSG的棱角以利于 AL的爬坡和臺階覆蓋。 完成 N和 P源漏結(jié)的最終推進。 至此完成了晶體管部分的制作。P SUBBPSGSiSiO2PRPoly

10、N+16、腐蝕接觸孔、腐蝕接觸孔P SUB開引線孔采用先濕后干的兩步工藝以利于 AL在孔內(nèi)的臺階覆蓋。BPSGSiSiO2PRPolyN+17、刻蝕接觸孔、刻蝕接觸孔開引線孔采用先濕后干的兩步工藝以利于 AL在孔內(nèi)的臺階覆蓋。P SUBBPSGSiSiO2PRPolyN+18、去膠、去膠 去膠工藝：干法去膠（1）+濕法去膠（2）P SUBBPSGSiSiO2PRPolyN+19、濺射鋁、濺射鋁 采用 AlSiCu 濺射。 用作各晶體管之間的聯(lián)線。P SUBAlBPSGSiSiO2PRPolyN+20、光刻鋁、光刻鋁 定義鋁線區(qū)域。P SUBAlBPSGSiSiO2PRPolyN+21、刻蝕鋁、刻蝕鋁P SUBAlBPSGSiSiO2PRPolyN+22、去膠、去膠去膠工藝：干法去膠（2）P SUBAlBPSGSiSiO2PRPolyN+23、Si3N4鈍化鈍化作為器件的保護層。P SUBPadAlBPSGSiSiO2PRPolyN+24、合金，門檢驗，待、合金，門檢驗，待PVMl 合金步驟是實現(xiàn)金屬化的過程，對于器件的穩(wěn) 定性有良好的促進作用。l 合金步驟還助于消除在物理工藝過程中產(chǎn)生的 電離陷阱，積累電荷的因素。Process FlowPhoto ResistThermal O