新編1632位微型計算機原理及應(yīng)用(李繼燦主編)課件第7章PPT課件

1、M1(T1,S1,C1)M2(T2,S2,C2)Mn(Tn,Sn,Cn)Tmin(T1,T2,Tn),用訪問時間來表示Smax(S1,S2,Sn),用MB或GB表示Cmin(C1,C2,Cn),用每位的價格來表示從外部看 存儲系統(tǒng)原理第1頁/共51頁2.存儲器的體系結(jié)構(gòu) 存儲系統(tǒng)的設(shè)計始終圍繞著解決速度（訪問時間T）、容量（S）和價格（C）之間的矛盾而進行的。 （1）訪存局部性原理 從大量的統(tǒng)計中可以得到這樣一個規(guī)律：程序?qū)Υ鎯臻g的90的訪問局限于存儲空間的10的區(qū)域中，而另外10的訪問則分布在存儲空間的其余90的區(qū)域中。 第2頁/共51頁時間局部性，如果一個存儲項被訪問，則可能該項會很快再

2、次被訪問。空間局部性：如果一個存儲項被訪問，則該項及相鄰近的項也可能很快被訪問。第3頁/共51頁（2）層次化存儲系統(tǒng) 根據(jù)訪存局部性原理來解決存儲器容量和速度的矛盾，就是要求將計算機頻繁訪問的數(shù)據(jù)存放在速度較高的存儲介質(zhì)中，而將不頻繁訪問的數(shù)據(jù)存放在速度較慢但價格較低的存儲介質(zhì)中，為此人們想到了層次化的存儲器實現(xiàn)方法。下圖示出了按這種方式構(gòu)成的存儲器系統(tǒng)。 第4頁/共51頁通用寄存器堆Cache(靜態(tài)隨機存儲器SRAM)主存儲器(動態(tài)隨機存儲器DRAM、ROM)輔助存儲器(磁盤存儲器等)海量存儲器(磁帶、光盤存儲器等)CPU內(nèi)部第1層第2層第5層第3層第4層訪問速度增高存儲容量增大，每位的價格

3、降低第5頁/共51頁3.存儲器系統(tǒng)的設(shè)計目標(biāo) 存儲器系統(tǒng)設(shè)計目標(biāo)之一就是要以較小的成本使存儲器系統(tǒng)與處理機的速度相匹配，或者說達到與處理機相應(yīng)的工作速度和傳輸頻帶寬度。同時還要求存儲器有盡可能大的容量。 第6頁/共51頁7.2 存儲器基礎(chǔ)知識 1. RAM：隨機存儲器,習(xí)慣上稱為“內(nèi)存”，CPU執(zhí) 行指令可對其進行“讀”、“寫” 操作。H 靜態(tài)RAM：集成度低，信息穩(wěn)定，讀寫速度快。H 動態(tài)RAM：集成度高，容量大，缺點是信息存儲不穩(wěn)定，只能保持幾個毫秒，為此要不斷進行“信息再生”，即進行 “刷新”操作。一.分類:存儲器主存儲器:RAM、ROM (EPROM)輔助存儲器:磁盤、光盤高速緩沖存儲

4、器第7頁/共51頁H 內(nèi)存條:由于動態(tài)RAM集成度高，價格較便宜，在微機系統(tǒng)中使用的動態(tài)RAM組裝在一個條狀的印刷板上。系統(tǒng)配有動態(tài)RAM刷新控制電路，不斷對所存信息進行“再生”。 2.ROM:只讀存儲器 只讀存儲器是指：所存信息只能讀出,不能寫入。H 掩模式ROM：初始信息是在芯片制造時寫入的。H EPROM：初始信息是在專門的寫入器上寫入的。第8頁/共51頁3.ROM / EPROM在微機系統(tǒng)中的應(yīng)用:H 存放“基本輸入/輸出系統(tǒng)程序”(簡稱BIOS)。H BIOS是計算機最底層的系統(tǒng)管理程序,操作系統(tǒng)和用戶程序均可調(diào)用。4.高速緩沖存儲器Cache: Cache位于CPU與主存儲器之間，

5、由高速靜態(tài)RAM組成。容量較小，為提高整機的運行速度而設(shè)置, 應(yīng)用程序不能訪問Cache，CPU內(nèi)部也有Cache。第9頁/共51頁二. 存儲器容量:H 存儲器由若干“存儲單元”組成，每一單元存放一個“字節(jié)”的信息。1字節(jié)即為8位二進制數(shù) 2字節(jié)即為1個“字”4字節(jié)即為1個“雙字”H1K容量為1024個單元 1M=1024K=1024*1024單元 1G=1024M 1T=1024G 第10頁/共51頁三.存儲器地址與讀寫操作: 系統(tǒng)為每一單元編排一個地址，地址碼為二進制數(shù)，習(xí)慣上寫成16進制。1. 存儲器容量由地址線“寬度”決定：H16M容量的存儲器地址范圍：000000HFFFFFFH 由

6、24根地址線提供地址碼。H1M容量的存儲器地址范圍：00000HFFFFFH 由20根地址線提供地址碼。第11頁/共51頁H4G容量的存儲器 地址范圍：0000,0000HFFFF,FFFFH 由32根地址線提供地址碼。2.存儲器讀寫示意: 為了讀寫存儲器，由地址譯碼電路對地址碼進行“翻譯”，從而“選中”某一單元，在CPU的存儲器讀命令的控制下讀出某一單元的內(nèi)容數(shù)據(jù)線。在存儲器寫命令的控制下把數(shù)據(jù)線信息某一個存儲單元。下面以動畫方式演示讀寫過程：第12頁/共51頁讀存儲器：讀出某一單元的內(nèi)容數(shù)據(jù)線。CPU數(shù)據(jù)線00000H00001HFFFFFHCPU地址線地址譯碼器讀寫控制電路存儲器由地址譯

7、碼電路對地址碼進行“翻譯”,A18A19A0從而“選中”某一在CPU的單元,12345H存儲器讀命令的控制下,存儲器讀命令 第13頁/共51頁寫存儲器：讀出某一單元的內(nèi)容數(shù)據(jù)線。00000H00001HFFFFFHCPU地址線地址譯碼器讀寫控制電路存儲器由地址譯碼電路對地址碼進行“翻譯”,A18A19A0從而“選中”某一在CPU的單元,12345H存儲器寫命令的控制下,存儲器寫命令 CPU數(shù)據(jù)線XXH第14頁/共51頁7.3 微型計算機系統(tǒng)中的存儲器組織 一 存儲器的擴展技術(shù) 1.存儲器客量的擴展 根據(jù)存儲器所要求的容量和我們選定的存儲芯片的容量，計算出總的芯片數(shù)。即：總片數(shù)=總?cè)萘咳萘?片第

8、15頁/共51頁例如： 存儲器容量為8K8bit，若選用2114芯片(1K 4bit)，則需要： 8K 8bit1K 4bit=8 2=16片第16頁/共51頁（1）位擴展 位擴展指只在位數(shù)方向擴展(加大字長)，而芯片的字?jǐn)?shù)和存儲器的字?jǐn)?shù)是一致的。 位擴展的連接方式是將各存儲芯片的地址線、片選線和讀寫線相應(yīng)地并聯(lián)起來，而將各芯片的數(shù)據(jù)線單獨列出。 第17頁/共51頁例如： 用64k1bit的SRAM芯片組成64k 8bit的存儲器，所需芯片數(shù)為：64K 8bit64K 1bit=1 8=8片具體的連接方法：8個芯片的地址線A15A0分別連在一起，各芯片的片選信號CS以及讀寫控制信號線也都分別連

9、到一起，只有數(shù)據(jù)線D7D0各自獨立，每片代表一位，如圖所示。第18頁/共51頁64K112345678I/OI/OI/OI/OI/OI/OI/OI/OCSWEA0.A15A0.A15地址總線A0A0A0A0A0A0A0數(shù)據(jù)總線D0.D7等效為64K芯片組CSWECSWEA15A0D7D0 當(dāng)CPU訪問該存儲器時，其發(fā)出的地址和控制信號同時傳給8個芯片，選中每個芯片的同一單元，其單元的內(nèi)容被同時讀至數(shù)據(jù)總線的相應(yīng)位，或?qū)?shù)據(jù)總線上的內(nèi)容分別同時寫入相應(yīng)單元。 第19頁/共51頁(2) 字?jǐn)U展 字?jǐn)U展是指僅在字?jǐn)?shù)方向擴展，而位數(shù)不變。 字?jǐn)U展將芯片的地址線、數(shù)據(jù)線、讀寫線并聯(lián)，由片選信號來區(qū)分各個

10、芯片。第20頁/共51頁例如： 用16k8bit的SRAM芯片組成64k 8bit的存儲器，所需芯片數(shù)為：64K 8bit16K 8bit=4 1=4片具體連接方法是：四個芯片的地址線A13A0，數(shù)據(jù)線D7D0及讀寫控制信號WE而都是同名信號并聯(lián)在一起，高位地址線A14、A15經(jīng)過一個地址譯碼器產(chǎn)生四個片選信號WEi，分別選中四個芯片中的一個，如圖所示。 第21頁/共51頁16K8CS A13A0WE D7D016K8CS A13A0WE D7D016K8CS A13A0WE D7D016K8CS A13A0WE D7D0譯碼器Y3Y2Y1Y0 A13A0 A15A0 A15A14 D7D0C

11、SWE等效為64K芯片組CSWECSWEA15A0D7D0第22頁/共51頁 在同一時間內(nèi)四個芯片中只能有一個芯片被選中。四個芯片的地址分配如下:第1片 最低地址0000H 最高地址3FFFH第2片最低地址4000H最高地址7FFFH第3片最低地址8000H最高地址BFFFH第4片最低地址C000H最高地址FFFFH第23頁/共51頁(3)字和位同時擴展 當(dāng)構(gòu)成一個容量較大的存儲器時，往往需要在字?jǐn)?shù)方向和位數(shù)方向上同時擴展，這是將前兩種擴展組合起來，實現(xiàn)起來也是很容易。 用8片16k 4的SRAM芯片組成64K 8存儲器的示意圖如下：第24頁/共51頁16K4譯碼器Y3Y2Y1Y0 A13A0

12、 A15 A14 D7D4WE16K416K416K416K416K416K416K4CS0CS1CS2CS3 D3D0第25頁/共51頁2.存儲芯片的地址分配和片選 CPU要實現(xiàn)對存儲單元的訪問，首先要選擇存儲芯片，即進行片選； 實現(xiàn)片選的方法可分為三種： 線選法 全譯碼法 部分譯碼法 第26頁/共51頁(1)線選法 線選法就是用除片內(nèi)尋址外的高位地址線直接(或經(jīng)反相器)分別接至各個存儲芯片的片選端，當(dāng)某地址線信息為“0”時，就選中與之對應(yīng)的存儲芯片。 注意，這些片選地址線每次尋址時只能有一位有效，不允許同時有多位有效，這樣才能保證每次只選中一個芯片(或組)。第27頁/共51頁例：采用4片2

13、K 8用線選法構(gòu)成8K8存儲器的連接圖。 2K8CSWEA10A0 D7D0CPUWEA14A13A12A11 A10A0 D7D02K8CSWEA10A0 D7D02K8CSWEA10A0 D7D02K8CSWEA10A0 D7D0第28頁/共51頁 設(shè)地址總線有20位(A19A0)，采用線選法，各芯片的地址范圍為：芯片 A19A15 A14A11 A10A0 地址范圍 0# 00 1110 07000H077FFH 1# 00 1101 06800H06FFFH 2# 00 1011 05800H05FFFH 3# 00 0111 03800H03FFFH00011100011100011

14、1000111第29頁/共51頁 線選法的優(yōu)點是不需要地址譯碼器，線路簡單，選擇芯片不須外加邏輯電路，但僅適用于連接存儲芯片較少的場合。同時，線選法不能充分利用系統(tǒng)的存儲器空間，且把地址空間分成了相互隔離的區(qū)域，給編程帶來了一定的困難。 第30頁/共51頁(2) 全碼譯法 全譯碼法將片內(nèi)尋址外的全部高位地址線作為地址譯碼器的輸入，把經(jīng)譯碼器譯碼后的輸出作為各芯片的片選信號，將它們分別接到存儲芯片的片選端，以實現(xiàn)對存儲芯片的選擇。 第31頁/共51頁前例：4片2K 8的存儲芯片用全譯碼法構(gòu)成8k 8存儲器，各個芯片的地址范圍： 芯片 A19A13 A12A11 A10A0 地址范圍 0# 00

15、00 00000H007FFH 1# 00 01 00800H00FFFH 2# 00 10 01000H017FFH 3# 00 11 01800H01FFFH000111000111000111000111第32頁/共51頁 全譯碼法的優(yōu)點是每片(或組)芯片的地址范圍是唯一確定的，而且是連續(xù)的，也便于擴展，不會產(chǎn)生地址重疊的存儲區(qū)，但全譯碼法對譯碼電路要求較高，如上例中，A11A19共9根地址線都要參與譯碼。 第33頁/共51頁( 3)部分譯碼 部分譯碼即用除片內(nèi)尋址外的高位地址的一部分來譯碼產(chǎn)生片選信號。 前例： 4片2K 8的存儲芯片用全譯碼法構(gòu)成8k 8存儲器，需要四個片選信號，因此

16、只要用兩位地址線來譯碼產(chǎn)生。第34頁/共51頁 由于尋址8K 8存儲器時末用到高位地址A19A13，所以只要A12=Al10，而無論 A19A13取何值，均選中第一片，只要A12=0，A11=1，而無論A19A13取何值，均選中第二片，。也就是說，8KRAM中的任一個存儲單元，都對應(yīng)有2（20-13）27個地址，這種一個存儲單元出現(xiàn)多個地址的現(xiàn)象稱地址重疊。 從地址分布來看，這8KB存儲器實際上占用了CPU全部的空間(1MB)。每片2K8的存儲芯片有1M4=256K的地址重疊區(qū)，如下圖所示：令未用到的高位地址全為0，這樣確定的存儲器地址稱為基本地址。第35頁/共51頁 0 1 2 38K 8b

17、it存儲器0000H07FFH0800H0FFFH1000H17FFH1800H1FFFH 0 1 2 31M 8bit存儲空間00000H007FFH00800H00FFFH01000H017FFH01800H01FFFH 0 1 2 300200H027FFH . . .2K2K2K2K2K2K2K2K8Kbit8Kbit.地址重疊區(qū)示意圖第36頁/共51頁 本例中8K 8存儲器的基本地址即00000H007FFH。 部分譯碼法較全譯碼法簡單，但存在地址重疊區(qū)。在實際應(yīng)用中，存儲芯片的片選信號可根據(jù)需要選擇上述某種方法或幾種方法并用。 第37頁/共51頁二、CPU與主存儲器的連接 1主存和

18、CPU之間的硬連接 主存與CPU的硬連接有三組連線：地址總線(AB)、數(shù)據(jù)總線(DB)和控制總線(CB)，存儲器地址寄存器(MAR)和存儲器數(shù)據(jù)寄存器(MDR)是主存和CPU之間的接口。 第38頁/共51頁CPUMARMDR主存容量K字字長n位地址總線K位數(shù)據(jù)總線n位ReadWriteMFC第39頁/共51頁2. DRAM與CPU的連接 SRAM或ROM與CPU的連接都比較簡單，而DRAM由于行、列地址復(fù)用一組引腳,所以需用多路轉(zhuǎn)換器；在行地址中，又要能接人刷新地址，因此也要有多路轉(zhuǎn)換器。它與CPU間的接口電路如圖所示。第40頁/共51頁刷新計數(shù)器刷新多路器行/列多路器4161A7.A0RAS

19、 CAS WEDin DoutRA7RA0MA7MA0A7A0A15A8A15A0第41頁/共51頁三、PC機的存儲器組織 數(shù)據(jù)總線一次能并行傳送的位數(shù)稱為總線的數(shù)據(jù)通路寬度，常見的有8位、16位、32位、64位幾種。但大多數(shù)主存儲器常采取字節(jié)編址，每次訪存允許讀寫8位，以適應(yīng)對字符類信息的處理。 第42頁/共51頁18位存儲器接口 如果數(shù)據(jù)總線為8位(如微機系統(tǒng)中的PC總線)，而主存按字節(jié)編址，則匹配關(guān)系比較簡單。 對于8位(或準(zhǔn)16位)的微處理器，典型的時序安排是占用4個CPU時鐘周期，稱為TlT4，構(gòu)成一個總線周期，一個總線周期中讀寫8位。 第43頁/共51頁2.16位存儲器接口 對于1

20、6位的微處理器8086(或80286)，在一個總線周期內(nèi)可讀寫兩個字節(jié)，即先送出偶地址，然后同時讀寫這個偶地址單元和隨后的奇地址單元，用低8位數(shù)據(jù)總線傳送偶地址單元的數(shù)據(jù)，用高8位數(shù)據(jù)總線傳送奇地址單元的數(shù)據(jù)，這樣讀寫的字(16位)被稱為規(guī)則字。 如果讀寫的是非規(guī)則字，即是從奇地址開始的字，這時需要安排兩個總線周期才能實現(xiàn)。第44頁/共51頁 為了實現(xiàn)這樣的傳送、需要將存儲器分為兩個存儲體，如圖所示。一個存儲體的地址均為偶數(shù)，稱為偶地址(低字節(jié))存儲體，它與低8位數(shù)據(jù)線相連；另一個存儲體的地址均為奇數(shù)，稱為奇地址(高字節(jié))存儲體與高8位數(shù)據(jù)線相連。 8086微處理器的地址線A19A1同時送至兩個存儲體，/BHE(高位存儲體)和最低位地址線A0用來選擇一個或兩個存儲體進行數(shù)據(jù)傳送。 第45頁/共51頁8086的存儲器組織 BHE . . .00001H00003H00005HFFFFH奇存儲體 512KBD15D8 . . .00000H00002