EDA交通燈課程設(shè)計報告(EDA)

1、數(shù)字電路課程設(shè)計報告數(shù)字電路課程設(shè)計報告交 通 燈 設(shè) 計目 錄序言············································&#

2、183;·········3第一章 設(shè)計任務(wù)和要求······································&#

3、183;··41.1 設(shè)計任務(wù)··············································

4、;··········41. 2 設(shè)計要求······································&

5、#183;·················4第二章 電路工作原理及方案設(shè)計·····························4第三

6、章 單元電路設(shè)計與仿真·································63.1 軟件原理圖·············

7、83;········································63.2 各模塊的原理及其程序·······

8、·····································63.2.1 分頻模塊的設(shè)計及仿真圖··········

9、······························63.2.2 計數(shù)模塊的設(shè)計及仿真圖·················

10、·······················73.2.3 控制模塊的設(shè)計及仿真圖························

11、················93.2.4 分位模塊的設(shè)計及仿真圖·······························

12、·········103.2.5 譯碼模塊的設(shè)計及仿真圖······································

13、;··11第四章 系統(tǒng)設(shè)計··········································124.1 頂層電路設(shè)計··&

14、#183;················································124.2整體

15、電路波形仿真圖··············································13第五章 總結(jié)·

16、83;············································13參考文獻····

17、83;············································14附錄·····

18、;················································14序言cpld（co

19、mplex programmable logic device）是complex pld的簡稱,一種較pld為復(fù)雜的邏輯元件。cpld是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 20世紀(jì)70年代，最早的可編程邏輯器件-pld誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因為它的硬件結(jié)構(gòu)設(shè)計可由軟件完成，因而它的設(shè)計比純硬件的數(shù)字電路具有很強的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。為彌補pld只能設(shè)計小規(guī)模電

20、路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件-cpld。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機床、航天測控設(shè)備等方面。 它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用cpld器件。cpld器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備的一種技能。 隨著基于cpld的eda技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的

21、擴大與深入，eda技術(shù)在電子信息、通信、自動控制用計算機等領(lǐng)域的重要性日益突出。作為一個學(xué)電子信息專業(yè)的學(xué)生，我們必須不斷地了解更多的新產(chǎn)品信息，這就更加要求我們對eda有個全面的認(rèn)識。本程序設(shè)計的是交通燈的設(shè)計。采用eda作為開發(fā)工具，vhdl語言為硬件描述語言，quartusii作為程序運行平臺，所開發(fā)的程序通過調(diào)試運行、波形仿真驗證，初步實現(xiàn)了設(shè)計目標(biāo)在一個交通繁忙的十字路口，沒有交通燈來控制來往車輛和行人的通行，假設(shè)也沒有交警，那會發(fā)生什么事情呢？后果是難以想象的，可能會陷入一片混亂，甚至癱瘓。當(dāng)然我們每個人都不希望這樣。我們作為社會的一員，每人都有責(zé)任為它的更加先進和快捷做出力所能及

22、的事情。我們設(shè)計的這個信號控制系統(tǒng)可以通過交通燈控制東西方向車道和南北方向車道兩條交叉道路上的車輛交替運行，每次通行時間都可以根據(jù)實際情況預(yù)設(shè),用以減少交通事故的發(fā)生概率。并且經(jīng)過些次實驗使得我們對電子技術(shù)課程內(nèi)容的理解和掌握有了更深一層的認(rèn)識，也學(xué)會使用半導(dǎo)體元件和集成電路，掌握電子電路的基本分析方法和設(shè)計方法，進一步提高分析解決實際問題的綜合能力，也為將來的就業(yè)或繼續(xù)深造做好準(zhǔn)備。第一章 設(shè)計任務(wù)與要求1.1 設(shè)計任務(wù)設(shè)計一個基于fpga的十字路口交通控制器，分為手動操作、自動操作和復(fù)位系統(tǒng)，假設(shè)南北方向和東西方向，兩個方向分別設(shè)置紅燈、綠燈、黃燈和左拐四盞燈，每個方向設(shè)置一組倒計時顯示器

23、，用以指揮車輛和行人有序的通行。紅燈亮表示左轉(zhuǎn)和直行車輛禁行；綠燈亮表示直行車輛可以通行；黃燈亮表示左轉(zhuǎn)或直行車輛即將禁行；左拐燈亮表示左轉(zhuǎn)車輛可以通行；倒計時顯示器用來顯示允許通行或禁止通行的時間 。1.2 設(shè)計要求1 在十字路口南北和東西兩個方向各設(shè)一組紅燈、綠燈、黃燈和左拐燈。顯示順序：綠燈 黃燈 紅燈 左拐 黃燈 紅燈。在南北和東西兩個方向各設(shè)一組倒計時顯示器。2 自動控制：設(shè)置一組數(shù)碼管，以倒計時的方式顯示允許通行或禁止通行的時間，南北方向為主干道，左拐、綠燈、黃燈和紅燈顯示時間分別是20s、20s、5s和20s。東西方向為次干道，左拐、綠燈、黃燈和紅燈顯示時間分別為15s、15s、

24、5s和25s。3 手動控制：按按鈕依次執(zhí)行以上顯示狀態(tài)，綠燈 黃燈 紅燈 左拐 黃燈 紅燈，倒計時顯示為“0”。4 系統(tǒng)設(shè)有總復(fù)位開關(guān)，可在任意時間內(nèi)對系統(tǒng)進行復(fù)位。5 通過開關(guān)按鈕切換交通燈的工作狀態(tài)。第二章 電路工作原理及方案設(shè)計交通燈的顯示狀態(tài)：綠黃紅左拐黃紅紅綠黃紅左拐黃總體框圖： 發(fā)光二極管控制器分頻電路分位電路計數(shù)器七段數(shù)碼管譯碼電路倒計時數(shù)字顯示resetdclkd計數(shù)值con1dcond 在vhdl設(shè)計描述中，采用自頂向下的設(shè)計思路，該思路，首先要描述頂層的接口，上面的描述已經(jīng)規(guī)定了交通燈控制的輸入輸出信號：輸入信號：復(fù)位開關(guān)信號reset；外部時鐘信號clk。led七段顯示數(shù)

25、碼管的輸出信號count1(6 downto 0),count2(6 downto 0),count3(6 downto 0),count4(6 downto 0);在自頂向下的vhdl設(shè)計描述中，通常把整個設(shè)計的系統(tǒng)劃分為幾個模塊，然后采用結(jié)構(gòu)描述方式對整個系統(tǒng)進行描述。根據(jù)實驗設(shè)計的結(jié)構(gòu)功能，來確定使用哪些模塊以及這些模塊之間的關(guān)系。通過上面的分析，不難得知可以把交通燈控制系統(tǒng)劃分為4個模塊：時鐘分頻模塊，計數(shù)模塊，控制模塊，分位譯碼模塊。分頻電路：把555多諧振蕩器發(fā)出的較高頻率脈沖用分頻電路的到較第頻率的時鐘信號，本電路通過三次10分平分別得到10hz、1hz的時鐘信號。控制器電路：根

26、據(jù)計數(shù)器的計數(shù)值控制發(fā)光二極管的亮、滅，以及輸出倒計時數(shù)值給七段譯碼管的分位譯碼電路。當(dāng)檢測到手動控制信號（con=1）時，執(zhí)行手動控制； 計數(shù)器電路：這里需要的計數(shù)器的計數(shù)范圍為089。計到89后，下一個時鐘沿升為1時，開始下一輪計數(shù)，此外當(dāng)系統(tǒng)復(fù)位信號（reset=1）使計數(shù)器異步清0。手動信號（con=1）使系統(tǒng)清0。分位譯碼電路：因為控制器輸出的倒計時數(shù)值可能是1位或者2位十進制數(shù)，所以在七段數(shù)碼管的譯碼電路前要加上分位電路（即將其分為2個1位的十進制數(shù)，如20分為2和0，7分為0和7）。七段數(shù)碼管的譯碼電路根據(jù)控制電路的控制信號，驅(qū)動交通燈的顯示，通過輸入二進制數(shù)值，輸出信號點亮二極

27、管，我們用的是共陽極數(shù)碼管，因此譯碼電路輸出邏輯數(shù)值0點亮二極管，譯碼電路輸出邏輯數(shù)值1熄滅二極管。第三章 單元電路設(shè)計與仿真3.1 軟件原理圖3.2 各模塊的原理及其程序3.2.1 分頻模塊的設(shè)計及仿真圖實體：entity clk_10 isport( clk : in std_logic; clk_div10 : out std_logic);end clk_10;功能：實現(xiàn)十分頻接口：clk脈沖輸入 clk-div10十分頻后脈沖輸出仿真結(jié)果如下：3.2.2 計數(shù)模塊的設(shè)計及仿真圖實體：entity counter is port( clk0:in std_logic; con:in s

28、td_logic; reset:in std_logic; countnum:buffer integer range 0 to 89);end counter;功能：實現(xiàn)0到89的計數(shù)clk0脈沖輸入 con手動控制信號 reset復(fù)位信號 countnum計數(shù)輸出仿真波形如下：3.2.3 控制模塊的設(shè)計及仿真圖實體：entity controller isport ( clk1 : in std_logic;con1 : in std_logic;con2 : in std_logic; countnum : in integer range 0 to 89; numa,numb : ou

29、t integer range 0 to 25; ra,ga,ya,ga1 : out std_logic; rb,gb,yb,gb1: out std_logic);end controller;功能：控制發(fā)光二極管的亮、滅，以及輸出倒計時數(shù)值給七段譯碼管的分位譯碼電路。clk1脈沖信號輸入 con1手動控制信號 con2狀態(tài)控制信號 countnum計數(shù)輸入numa，numb兩個方向的倒計時數(shù)值輸出 ra,ga,ya,ga1，rb,gb,yb,gb1發(fā)光二極管輸出仿真波形如下：3.2.4 分位模塊的設(shè)計與仿真圖實體：entity fenwei is port ( numin:in inte

30、ger range 0 to 25; numa,numb:out integer range 0 to 9 );end fenwei;功能：把倒計時的數(shù)值分成2個1位的十進制數(shù)。numin：倒計時數(shù)值輸入 numa，numb將數(shù)值分為2個1位的十進制輸出仿真波形如下：3.2.5 譯碼模塊的設(shè)計及仿真圖第 20 頁 共 20 頁 實體：entity display is port( clk2:in std_logic; bb: in std_logic_vector(3 downto 0); ya:out std_logic; yb:out std_logic; yc:out std_logic

31、; yd:out std_logic; ye:out std_logic; yf:out std_logic; yg:out std_logic);end display;功能：根據(jù)控制電路的控制信號，驅(qū)動交通燈的顯示， 通過輸入二進制數(shù)值，輸出信號點亮二極管。bb3.0-bcd碼輸入clk2脈沖輸入 ya，yb，yc，yd，ye，yf，yg七段數(shù)碼管顯示輸出仿真波形如下：第四章 系統(tǒng)設(shè)計4.1 頂層文件的設(shè)計entity dingceng isport(clkd,resetd,cond,con1d:in std_logic;count1:out std_logic_vector(6 down

32、to 0);count2:out std_logic_vector(6 downto 0);count3:out std_logic_vector(6 downto 0);count4:out std_logic_vector(6 downto 0);reda,greena,yellowa,greena1: out std_logic;redb,greenb,yellowb,greenb1: out std_logic);end entity dingceng;clkd脈沖輸入resetd復(fù)位信號con手動控制信號con1d狀態(tài)控制信號count1，count2，count3，count4七段

33、數(shù)碼管顯示reda,greena,yellowa，greena1，redb,greenb,yellowb,greenb1發(fā)光二極管輸出4.2 整體電路波形圖 第五章 總結(jié)課程設(shè)計對學(xué)生而言是其對所學(xué)課程內(nèi)容掌握情況的一次自我驗證，從而有著極其重要的意義。通過課程設(shè)計能提高學(xué)生對所學(xué)知識的綜合應(yīng)用能力，能全面檢查并掌握所學(xué)內(nèi)容，本學(xué)期我們進行了數(shù)字電路課程設(shè)計，老師命題，六人一大組，兩人一小組進行設(shè)計（包括設(shè)計總體方案、硬件電路、軟件設(shè)計、焊接、調(diào)試等工作）。趣味性強，同時也可以學(xué)到很多東西。我們做的是交通燈控制器的設(shè)計。在這學(xué)期的課程設(shè)計中，在收獲知識的同時，還收獲了閱歷，收獲了成熟，在此過程

34、中，我們通過查找大量資料，請教老師，以及不懈的努力，不僅培養(yǎng)了獨立思考、動手操作的能力，在各種其它能力上也都有了提高。更重要的是，我們學(xué)會了很多學(xué)習(xí)的方法。而這是日后最實用的，真的是受益匪淺。要面對社會的挑戰(zhàn)，只有不斷的學(xué)習(xí)、實踐，再學(xué)習(xí)、再實踐。通過這個程序設(shè)計讓我學(xué)會一種新的語言，對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進一步的了解和認(rèn)識，對我以后的學(xué)習(xí)有很大的幫助。希望其他人在看再做類似設(shè)計時有所借鑒。通過幾天的課程設(shè)計，我對數(shù)據(jù)庫軟件eda技術(shù)、vhdl、等系列知識都有了一定的了解。使用eda技術(shù)開發(fā)頁面的能力也有了很大提高。另外，我還學(xué)到了一個人的力量畢竟有限，但是團隊的力量勢不可擋，我們不能只靠自己

35、，遇到不會的要多多求助同學(xué)， 這次課程設(shè)計雖然結(jié)束了，也留下了很多遺憾，因為由于時間的緊缺和許多課業(yè)的繁忙，并沒有做到最好，但是，最起碼我們沒有放棄，它是我們的驕傲！相信以后我們會以更加積極地態(tài)度對待我們的學(xué)習(xí)、對待我們的生活。我們的激情永遠(yuǎn)不會結(jié)束，相反，我們會更加努力，努力的去彌補自己的缺點，發(fā)展自己的優(yōu)點，去充實自己，只有在了解了自己的長短之后，我們會更加珍惜擁有的，更加努力的去完善它，增進它。只有不斷的測試自己，挑戰(zhàn)自己，才能擁有更多的成功和快樂！快樂至上，享受過程，而不是結(jié)果！認(rèn)真對待每一個實驗，珍惜每一分一秒，學(xué)到最多的知識和方法，鍛煉自己的能力，這個是我們在實時測量技術(shù)試驗上學(xué)到

36、的最重要的東西，也是以后都將受益匪淺的！ 參考文獻1、vhdl與數(shù)字電路設(shè)計.盧毅, 賴杰. 科學(xué)出版社2、vhdl 程序設(shè)計(第二版). 曾繁泰等. 清華大學(xué)出版社3、vhdl入門與應(yīng)用陳雪松, 滕立中 .人民郵電出版社 4、eda技術(shù)與vhdl(第二版).潘松，黃繼業(yè). 清華大學(xué)出版社5、數(shù)字電路技術(shù)基礎(chǔ)(第二版). 閻石 .高等教育出版社附錄 總程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dingce

37、ng isport(clkd,resetd,cond,con1d:in std_logic;count1:out std_logic_vector(6 downto 0);count2:out std_logic_vector(6 downto 0);count3:out std_logic_vector(6 downto 0);count4:out std_logic_vector(6 downto 0);reda,greena,yellowa,greena1: out std_logic;redb,greenb,yellowb,greenb1: out std_logic);end ent

38、ity dingceng;architecture one of dingceng iscomponent clk_10port(clk:in std_logic; clk_div10 : out std_logic);end component;component counterport (clk0:in std_logic; con:in std_logic; reset:in std_logic; countnum:buffer integer range 0 to 89);end component;component controllerport ( clk1 : in std_lo

39、gic; con1 : in std_logic;con2: in std_logic; countnum : in integer range 0 to 89; numa,numb : out integer range 0 to 25; ra,ga,ya,ga1: out std_logic; rb,gb,yb,gb1 : out std_logic);end component;component fenwei port ( numin:in integer range 0 to 25; numa,numb:out integer range 0 to 9 );end component

40、;component yimaport(clk2:in std_logic; bb: in integer range 0 to 9; ya:out std_logic; yb:out std_logic; yc:out std_logic; yd:out std_logic; ye:out std_logic; yf:out std_logic; yg:out std_logic);end component;signal a,b,c:std_logic;signal ww:integer range 0 to 89;signal yy1,yy2:integer range 0 to 25;

41、signal tt1,tt2,tt3,tt4:integer range 0 to 9;beginu0: clk_10 port map(clk=>clkd,clk_div10=>a);u1: clk_10 port map(clk=>clkd,clk_div10=>b);u2: clk_10 port map(clk=>b,clk_div10=>c);u3:counter port map(clk0=>c,con=>cond,reset=>resetd,countnum=>ww);u4:controller port map (cl

42、k1=>c,con1=>cond,con2=>con1d,countnum=>ww,numa=>yy1,numb=>yy2,ra=>reda,ga=>greena,ya=>yellowa,ga1=>greena1,rb=>redb,gb=>greenb,yb=>yellowb,gb1=>greenb1);u5:fenwei port map(numin=>yy1,numa=>tt1,numb=>tt2);u6:fenwei port map (numin=>yy2,numa=>tt

43、3,numb=>tt4);u7:yimaport map(clk2=>b,bb=>tt1,ya=>count1(0),yb=>count1(1),yc=>count1(2),yd=>count1(3),ye=>count1(4),yf=>count1(5),yg=>count1(6);u8:yima port map (clk2=>b,bb=>tt2,ya=>count2(0),yb=>count2(1),yc=>count2(2),yd=>count2(3),ye=>count2(4),yf

44、=>count2(5),yg=>count2(6);u9:yima port map(clk2=>b,bb=>tt3,ya=>count3(0),yb=>count3(1),yc=>count3(2),yd=>count3(3),ye=>count3(4),yf=>count3(5),yg=>count3(6);u10:yima port map(clk2=>b,bb=>tt4,ya=>count4(0),yb=>count4(1),yc=>count4(2),yd=>count4(3),ye

45、=>count4(4),yf=>count4(5),yg=>count4(6);end architecture one;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_10 isport( clk : in std_logic; clk_div10 : out std_logic);end clk_10;architecture one of clk_10 issignal clk_temp : s

46、td_logic;beginprocess(clk)variable counter : std_logic_vector(2 downto 0);constant md : std_logic_vector(2 downto 0) := "101"beginif(clk'event and clk='1') thenif(counter = md)thencounter := (others =>'0');clk_temp <= not clk_temp;end if;counter := counter + 1 ;en

47、d if; end process;clk_div10 <= clk_temp;end one;library ieee;use ieee.std_logic_1164.all;entity counter is port ( clk0:in std_logic; con:in std_logic; reset:in std_logic; countnum:buffer integer range 0 to 89);end counter;architecture one of counter is begin process (reset,clk0) begin if reset=&#

48、39;1' then countnum <= 0; elsif rising_edge( clk0 ) then if con='1' then countnum <= 0; else if countnum=89 then countnum <= 0; else countnum <= countnum + 1; end if; end if; end if; end process;end one;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

49、entity controller isport ( clk1 : in std_logic;con1 : in std_logic;con2 : in std_logic; countnum : in integer range 0 to 89; numa,numb : out integer range 0 to 25; ra,ga,ya,ga1 : out std_logic; rb,gb,yb,gb1: out std_logic);end controller;architecture one of controller issignal m : integer range 0 to

50、 7; begin process ( clk1,con1,con2,countnum ) variable aa:std_logic_vector(7 downto 0); begin if (clk1'event and clk1 = '1' )thenif con1 ='0' then if countnum >= 65then numb<=90-countnum; numa <=90-countnum; if countnum >= 70 then aa := "00011000" else aa :=

51、 "00101000" numa<= 70-countnum;end if;elsif countnum >= 45 then numb <= 65-countnum;numa <=65-countnum;if countnum >= 50 then aa := "10000100" else aa := "10000010" numb<= 50-countnum; end if;elsif countnum >= 20 then numa <= 45-countnum;numb <

52、;=45-countnum;if countnum >= 25 then aa := "01001000" else aa := "00101000" numa <= 25-countnum; end if; elsif countnum >= 0 then numa <= 20-countnum;numb <= 20-countnum; if countnum >= 5 then aa := "10000100" else aa := "10000010" numb <=

53、 5-countnum; end if;end if;elseif con1= '1' then numa <= 0;numb <= 0; if con2 = '1' thenif m = 7 then m <= 0;elsem <= m + 1;end if;end if;if m = 0 then aa := "01001000"elsif m= 1 then aa := "00101000" elsif m=2 then aa :="10000100" elsif m=3 then aa := "10000010" elsif m=4 then aa := "00011000" elsif m=5 then aa := "00101000" elsif m=6 then aa := "10000001" elsif m=7 then aa :=