07級(jí)計(jì)算機(jī)組成原理本科期末試題A帶答案史嵐

1、東北大學(xué)考試試卷（A卷帶答案）2009 2010學(xué)年第 一 學(xué)期課程名稱：計(jì)算機(jī)組成原理（共 7頁(yè)，九個(gè)大題）總分-三四五六七八九得分對(duì)應(yīng)填在右面表格里）（每小題1分，共20分）選擇填空題（全部為單選，務(wù)必將答案、12345687 c10111214 15 1（6仃181答案CADCADCD)ABC(BBAD8.根據(jù)指令系統(tǒng)的指令分類，訪存指令 LOAD屬于（類型指令。20i.在取指令周期，從內(nèi)存中取出的指令送往（A .指令譯碼器B.通用寄存器A .算術(shù)運(yùn)算B.邏輯運(yùn)算C.數(shù)據(jù)傳輸D .程序控制C.指令寄存器D .程序狀態(tài)字寄存器9.在計(jì)算機(jī)系統(tǒng)中,表示系統(tǒng)運(yùn)行狀態(tài)的部件是（2.下列各組機(jī)器數(shù)

2、中，真值相等的一組是（A .程序計(jì)數(shù)器B .累加器C.中斷字寄存器D .程序狀態(tài)字寄存器A . X原=1.1000 Y補(bǔ)=1.1000 B . X原=1.1010 Y補(bǔ)=1.101010.同步控制是（C. X補(bǔ)=11000 Y移=11000D . X補(bǔ)=11001Y反=11001A .由統(tǒng)一時(shí)序信號(hào)控制的方式B .只適用于外圍設(shè)備控制的方式m=- 0.1不作為規(guī)格化尾數(shù)是因?yàn)椋ǎ?#176;C.只適用于CPU控制的方式D .所有指令執(zhí)行時(shí)間都相同的方式A.m的數(shù)值太大B.C.為了便于判斷溢出D.4. RAM芯片串聯(lián)時(shí)可以使（)°A.存儲(chǔ)器帶寬增加B.C.存儲(chǔ)器的尋址范圍增加D.3.在

3、浮點(diǎn)數(shù)補(bǔ)碼運(yùn)算時(shí)，將二進(jìn)制尾數(shù)m的數(shù)值太小為了便于判斷規(guī)格化存儲(chǔ)器速度增加存儲(chǔ)器的平均價(jià)格降低11.在采用微程序控制的計(jì)算機(jī)中,A .每條機(jī)器指令由一條微指令來(lái)執(zhí)行C.每條微指令由一條機(jī)器指令來(lái)執(zhí)行B .每條機(jī)器指令由一個(gè)微程序來(lái)執(zhí)行D .每個(gè)微程序由一條機(jī)器指令來(lái)執(zhí)行12.計(jì)算機(jī)使用總線結(jié)構(gòu)的優(yōu)點(diǎn)是便于實(shí)現(xiàn)積木化，同時(shí)（A .減少了信息傳輸量B .提高了信息傳輸?shù)乃俣?.在存儲(chǔ)芯片中，地址譯碼采用雙譯碼（二維譯碼）方式是為了（C.減少了信息傳輸線的條數(shù)D .可有兩種信息源的代碼在總線上同時(shí)出現(xiàn)A.擴(kuò)大地址范圍B.減少存儲(chǔ)單元選通線數(shù)量13.總線的異步通信方式（）°C.減少存儲(chǔ)單元的

4、數(shù)量D .減少存儲(chǔ)元的數(shù)量A .既不采用時(shí)鐘信號(hào)，也不采用握手信號(hào)B .只采用時(shí)鐘信號(hào)，不采用握手信號(hào)6.對(duì)于提高Cache命中率，以下措施中無(wú)效的是（C.不采用時(shí)鐘信號(hào)，只采用握手信號(hào)D .既采用時(shí)鐘信號(hào)，又采用握手信號(hào)A .采用隨機(jī)替換策略B.設(shè)置替換緩存來(lái)保存剛被替換的塊14.打印機(jī)發(fā)出的中斷是（）中斷。C.增加Cache的容量D .通過(guò)編譯優(yōu)化改善程序的訪存局部性A .內(nèi)部B .外部C.程序D .軟件7.某單地址運(yùn)算指令有兩個(gè)操作數(shù)，已知一個(gè)操作數(shù)來(lái)自存儲(chǔ)器，則另一個(gè)15.中斷向量表用于保存（操作數(shù)可以來(lái)自（ ）0A .被中斷程序的返回地址中斷服務(wù)程序的入口地址A. CacheB.通用

5、寄存器C.堆棧D .累加器C.中斷優(yōu)先級(jí)中斷源編碼16.在計(jì)數(shù)器定時(shí)查詢方式下，若計(jì)數(shù)從上一次中止點(diǎn)開始，則（A .各設(shè)備使用總線的機(jī)會(huì)均等B .設(shè)備號(hào)小的優(yōu)先級(jí)咼2.半導(dǎo)體SRAM和DRAM存儲(chǔ)信息的原理有何不同？為什么 DRAM存儲(chǔ)器需要刷新而SRAM不需要？解答：3.硬布線控制方式的兩個(gè)主要缺點(diǎn)是什么？微程序控制方式如何 針對(duì)這些缺點(diǎn)進(jìn)行改進(jìn)？解答：缺點(diǎn)一是電路雜亂無(wú)規(guī)則，設(shè)計(jì)周期長(zhǎng)，可靠性差；缺點(diǎn)二 是修改和維護(hù)難，增加或改變指令系統(tǒng)功能基本上需要重新設(shè)計(jì)。微程序方式利用存儲(chǔ)程序的方法解決了規(guī)則性問(wèn)題，控制邏 輯編成二進(jìn)制碼點(diǎn)存放在 ROM中；同時(shí)，微程序控制方式利用程 序設(shè)計(jì)方法解決

6、了修改和維護(hù)難的問(wèn)題，因?yàn)樵黾踊蛐薷闹噶钪?需改變微程序碼點(diǎn)，重新注入 ROM芯片。簡(jiǎn)要回答以下問(wèn)題（每小題 5分，共20 分）1. 已知十六進(jìn)制數(shù)X = 42E48000H表示的是一個(gè)IEEE754標(biāo)準(zhǔn)的單精度浮點(diǎn)數(shù), 請(qǐng)將X轉(zhuǎn)換成十進(jìn)制數(shù)(要求列示過(guò)程)。解答：X = 42E48000H =0100 0010 1110 0100 1000 0000 0000 0000 B據(jù)IEEE754標(biāo)準(zhǔn)，單精度浮點(diǎn)數(shù)表示為一SF 127(-1) X 1.M X 2 由以上X的二進(jìn)制表示可知：S=0, E=10000101B=133DX =( 1) SX 1.M X2E127=(1) 0X 1.1100

7、1X2133-127=1.11001X 26=1110010.01B=114.25D即X表示成十進(jìn)制是114.25c4.解釋名詞：多體交叉存儲(chǔ)器。 解答：多體交叉存儲(chǔ)器實(shí)質(zhì)上是一種并行的主存系統(tǒng)，原來(lái)單字寬的存儲(chǔ)體 稱作一個(gè)分體，現(xiàn)在采用多個(gè)分體，對(duì)他們進(jìn)行低位交叉編址。然后利用時(shí)間并行技術(shù)，在原有的主存存取周期及主存與 CPU之間數(shù) 據(jù)總線寬度不變的情況下，分時(shí)啟動(dòng)各個(gè)模塊，可以在同一個(gè)存取周期里 得到多個(gè)存儲(chǔ)字的內(nèi)容。利用這樣的方法，可以增加存儲(chǔ)器的帶寬，進(jìn)而彌補(bǔ)主存和CPU之間 的速度差異，提高系統(tǒng)的效率。、（8分）某字節(jié)編址的計(jì)算機(jī)主存容量為 8MB，分為4096個(gè)塊，Cache容量為

8、 64KB，和主存分成同樣大小的塊，并采用直接映射方式。問(wèn):Cache存儲(chǔ)器標(biāo)記（Tag）Cache存儲(chǔ)塊解答:1. 該Cache可分為多少個(gè)塊？2. Cache的塊內(nèi)地址有多少位？3. 設(shè)Cache中的主存標(biāo)記（Tag）如左圖 所示，當(dāng)CPU先后送出的訪存地址為 6807FFH， 2D07FFH, 7F1057H 和 000000H，問(wèn)哪些訪問(wèn)能命中該Cache?1.主存 8MB/4096 塊=2KB/塊，而 Cache容量為 64KB，4. 若Cache和主存的存儲(chǔ)周期分別為10ns 和50ns,平均命中率為 96%，求CPU 訪存的平均存儲(chǔ)周期（平均訪問(wèn)時(shí)間）。四、（6分）某指令系統(tǒng)指令

9、字長(zhǎng)為12位，每個(gè)操作數(shù)的地址碼長(zhǎng)度為3位。 試提出一種擴(kuò)展操作碼方案，使該指令系統(tǒng)有 4條三地址指令，16條二 地址指令，其余全部為一地址（單地址）指令。畫出擴(kuò)展圖（即操作碼分 配方案），并指出一地址指令共有多少條？解答：擴(kuò)展圖如下（方案并不唯一）4條三地址指令16條二地址指令一共應(yīng)有27=128條一地址指令|0。0 XXX XXX XXX |001XXX XXX XXX |010 XXX XXX XXX |011 XXX XXX XXX故 Cache可分為 64KB/2KB=32 塊2. 字節(jié)尋址的Cache塊內(nèi)地址為11位（211=2KB）3. 主存地址格式為：TagCache塊號(hào)塊內(nèi)地

10、址（7位）（5位）（11 位）結(jié)合所給Cache標(biāo)記有-6807FFH=110 1000 0000 0111 1111 1111 能命中 Cache 2D07FFH=010 1100 |0000)111 1111 1111 不能命中 Cache 7F1057H=111 1111 0001 0000 0101 0111 能命中 Cache 000000H=000 0000 |0000 0000 0000 0000B-不能命中 Cache4. Ta=TcX H+Tm X (1 H)=10 X 0.96+50 X 0.04 =9.6+2=11.6ns(或 10X 0.96+60X 0.04 =9.6

11、+2.4 =12ns也可)五、（12分）某計(jì)算機(jī)的CPU共有16條地址線，8條數(shù)據(jù)線，并有與存儲(chǔ)器訪問(wèn)有關(guān)的控制線MREQ* （低電平時(shí)訪問(wèn)存儲(chǔ)器）和 R/W* （高電平為讀低電平OCO-為寫）?，F(xiàn)在要用8KX8位的ROM芯片和8KX4位的SRAM芯片組成該機(jī)的存儲(chǔ)器，其中 SRAM在該機(jī)所占的地址空間是 0000H5FFFH，ROM所占的 地址空間為A000HFFFFH。除了上述ROM和SRAM芯片外，還有74138譯碼器可選用。1.組成該存儲(chǔ)器需要上述 ROM和SRAM芯片各多少片?CPU運(yùn)行程序中斷處理程序中斷屏蔽字L1級(jí)L2級(jí)L 3級(jí)L4級(jí) L5級(jí) L6級(jí) L7級(jí)L8級(jí)L1級(jí)1111

12、1 1 1 1第六題表中斷屏蔽字答案六、（10分）在一個(gè)8級(jí)中斷系統(tǒng)中，硬件中斷響應(yīng)從高到低的優(yōu)先順序是：L1 > L2 > L3 >L4 > L5 > L6 > L7 > L8，現(xiàn)在要通過(guò)設(shè)置中斷屏蔽字的方法將中斷處理的優(yōu)先順序改變?yōu)椋篖1 > L5 > L8 > L3 > L2 > L4 > L6 > L7。L8L7L6L5L4L3L2L1應(yīng)用程序L2到達(dá)L8到達(dá)t時(shí)刻：L5、L6、L7 同時(shí)請(qǐng)求時(shí)間T答案:CPU運(yùn)行程序的軌跡七、（6分）某計(jì)算機(jī)采用微程序控制方式，其微指令格式為水平型，并八、（8分）某計(jì)算機(jī)有5條微指令，每條微指令發(fā)出的控制信號(hào)（微命采用斷定方式。已知該機(jī)共有微命令23個(gè)，可判定的外部條件（微程序轉(zhuǎn)移條件）有兩個(gè)，控制存儲(chǔ)器的容量為 1024X35位，并且微令）如下表所示。試對(duì)該機(jī)微指令的微命令字段（控制字段）進(jìn)行編碼，以使得微指令的控制字段不超過(guò)8bit而又保持微命令應(yīng)有的并行性。程序可在控存的全部空間內(nèi)實(shí)現(xiàn)轉(zhuǎn)移。要求:九、（10分）假定某計(jì)算機(jī)系統(tǒng)中硬盤傳輸數(shù)據(jù)以 32位的字為單位，傳輸速率為2MB/S。CPU的時(shí)鐘頻率為100MHz。并約定本題中所涉及 的所有參數(shù)中1M=106