智力競(jìng)賽搶答器

1、課程設(shè)計(jì)說明書1引言隨著科學(xué)技術(shù)的日益發(fā)展，電子計(jì)算機(jī)的出現(xiàn)，使得人們的學(xué)習(xí)生活變得更加方便,而其中電子設(shè)計(jì)方面更是受益不淺。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)的完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減

2、輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行產(chǎn)品重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)進(jìn)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)的應(yīng)用引起電子產(chǎn)品及系統(tǒng)開發(fā)的革命性變革。同時(shí)減少了設(shè)計(jì)芯片的數(shù)量、縮小了體積、降低了功耗、提高了設(shè)計(jì)的靈活性、可靠性和可擴(kuò)展性?，F(xiàn)在對(duì)EDA的概念或范疇用的很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都

3、有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模式，都可以設(shè)計(jì)到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。2 VHDL/Quartus2簡(jiǎn)介2.1 VHDL介紹在電子電路設(shè)計(jì)領(lǐng)域中，電子設(shè)計(jì)自動(dòng)化(EDA)工具已成為主要的設(shè)計(jì)手段，而VHDL語言則是EDA的關(guān)鍵技術(shù)之一。VHDL是一種硬件描述語言，它可以對(duì)電子電路和系統(tǒng)的行為進(jìn)行描述?；谶@種描述，結(jié)合相關(guān)的軟件工具，可以得到所期望的實(shí)際電路與系統(tǒng)。VHDL采用自頂向下的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上而下地將設(shè)計(jì)任

4、務(wù)分解為不同的功能模塊，最后將各功能模塊連接形成頂層模塊，完成系統(tǒng)硬件的整體設(shè)計(jì)。電子設(shè)計(jì)自動(dòng)化技術(shù)EDA的發(fā)展給電子系統(tǒng)的設(shè)計(jì)帶來了革命性的變化，EDA軟件設(shè)計(jì)工具，硬件描述語言，可編程邏輯器件（PLD）使得EDA技術(shù)的應(yīng)用走向普及。CPLD是新型的可編程邏輯器件，采用CPLD進(jìn)行產(chǎn)品開發(fā)可以靈活地進(jìn)行模塊配置，大大縮短了產(chǎn)品開發(fā)周期，也有利于產(chǎn)品向小型化，集成化的方向發(fā)展。2.2 Quartus2介紹Quartus2， 在21世紀(jì)初推出，由著名的FPGA廠商Altera 公司提供。它提供了一個(gè)與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便的進(jìn)行設(shè)計(jì)輸入、快速編程和器件編程。在Quartus2中，可以

5、完成設(shè)計(jì)輸入、HDL綜合、布線布局（適配）、仿真、下載和硬件測(cè)試等流程。FPGA/CPLD開發(fā)集成環(huán)境，屬于平臺(tái)化設(shè)計(jì)工具,用戶可以在Quartus2中實(shí)現(xiàn)整個(gè)數(shù)字電路的FPGA設(shè)計(jì)流程。Quartus2提供了多平臺(tái)的設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)設(shè)計(jì)的綜合環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了綜合環(huán)境。Quartus2設(shè)計(jì)工具內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus2也可利用第三方的綜合工具，例如：Leonardo Spectrum、Synplifiy Pro、FPGA Complier2,并能直接調(diào)

6、用這些工具。同樣，Quartus2具有仿真功能，同時(shí)也支持第三方的仿真工具，如：ModelSim。3智力競(jìng)賽搶答器設(shè)計(jì)3.1設(shè)計(jì)內(nèi)容：（1）設(shè)計(jì)一個(gè)四組（人）參加的智力競(jìng)賽搶答計(jì)時(shí)器，它具有四路搶答輸入，主持人按下復(fù)位鍵后，系統(tǒng)復(fù)位進(jìn)入搶答狀態(tài)，計(jì)時(shí)顯示初始值； （2）某組首先按下?lián)尨疰I，該路搶答信號(hào)，競(jìng)賽搶答器能夠設(shè)別最先搶答的信號(hào)，鎖定該信號(hào)，同時(shí)揚(yáng)聲器響起，參賽小組的序號(hào)在數(shù)碼管上顯示；（3）主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，給出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開始回答問題，計(jì)時(shí)顯示器從初始值開始以秒為單位倒計(jì)時(shí)，計(jì)數(shù)至0時(shí)，停止計(jì)數(shù)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中止繼續(xù)回答問題；（4）參賽者在規(guī)定時(shí)間內(nèi)回答

7、完問題，主持人給出倒計(jì)時(shí)計(jì)數(shù)禁止信號(hào)，以免揚(yáng)聲器鳴叫，按下復(fù)位鍵，又可開始新一輪的搶答；3.2功能分析搶答信號(hào)判別電路在系統(tǒng)復(fù)位后，對(duì)A,B,C,D四路搶答信號(hào)進(jìn)行判別，輸出端A1D1與AD一一對(duì)應(yīng)，優(yōu)勝者對(duì)應(yīng)為“1”,其余為“0”，且將結(jié)果鎖存。完成搶答判別的同時(shí)，輸出端SET輸出有效信號(hào)，對(duì)揚(yáng)聲器進(jìn)行選通。分頻電路用于產(chǎn)生倒計(jì)時(shí)電路所需的周期為1s的時(shí)鐘脈沖，分頻系數(shù)視輸入時(shí)鐘clk的頻率而定。臺(tái)號(hào)顯示控制電路將輸入信號(hào)LIGHT接入LED數(shù)碼管對(duì)應(yīng)電路，以驅(qū)動(dòng)數(shù)碼管，顯示臺(tái)號(hào)。倒計(jì)時(shí)及時(shí)間顯示控制電路有stop信號(hào)控制，由復(fù)位信號(hào)RESET將答題時(shí)間作為初值給倒計(jì)時(shí)計(jì)數(shù)器；由計(jì)數(shù)允許信號(hào)

8、jishi啟動(dòng)計(jì)數(shù)。輸出信號(hào)為count1，count2，music與music1，其中music與music1為蜂鳴器選通控制信號(hào)。揚(yáng)聲器控制電路系統(tǒng)只在兩種情況下輸出驅(qū)動(dòng)揚(yáng)聲器的脈沖信號(hào)：一種是倒計(jì)時(shí)計(jì)數(shù)處于禁止計(jì)數(shù)狀態(tài)，并且完成初始化，開始對(duì)搶答信號(hào)進(jìn)行判決，當(dāng)某參賽組搶先按下按鍵，系統(tǒng)在輸出該組臺(tái)號(hào)信息的同時(shí)，輸出脈沖信號(hào)；一種是確認(rèn)優(yōu)先搶答的參賽組后，啟動(dòng)倒計(jì)時(shí)計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)到“0”時(shí)，輸出脈沖信號(hào)。3.3整體設(shè)計(jì)思想當(dāng)主持人宣布開始搶答時(shí)，四個(gè)選手誰先按下他面前的控制開關(guān)，他的燈就會(huì)亮，同時(shí)會(huì)有警報(bào)聲響起，而且這時(shí)其他的人再怎么按，也就不會(huì)亮，說明已經(jīng)鎖住。當(dāng)有一個(gè)指示燈亮了，

9、等待主持人確定，主持人確定以后計(jì)數(shù)器就開始從10開始倒計(jì)時(shí)，到0時(shí)還要警告聲，直到主持人按下復(fù)位鍵為止。在選手答題過程中，如果在規(guī)定時(shí)間內(nèi)答完，主持人按下暫停鍵，倒計(jì)時(shí)停止顯示當(dāng)前時(shí)間，待主持人按下復(fù)位鍵以后開始下一輪搶答，這樣計(jì)數(shù)器開始工作就是在選手搶答以后在主持人的控制下工作。所以可以設(shè)四個(gè)人分別為輸入端A,B,C,D；因?yàn)樗膫€(gè)輸入端在VHDL中，要求四個(gè)輸入端應(yīng)該是相等優(yōu)先級(jí)別，但只要有一個(gè)輸入端接入高電平時(shí)，就給其他信號(hào)一個(gè)反饋，使得他們的輸入無效，及他們對(duì)應(yīng)的指示燈不亮；所以我們可以設(shè)置并行語句，讓他們分為四個(gè)進(jìn)程（process），同時(shí)也要求每個(gè)進(jìn)程中都有反饋信號(hào)傳給其他進(jìn)程語句中

10、，這樣就可以完成搶答器基礎(chǔ)部分。其次就是計(jì)數(shù)器部分，當(dāng)有人開始進(jìn)入答題部分，指示燈亮，同時(shí)警報(bào)器開始工作，當(dāng)主持人確定以后計(jì)時(shí)開始并要求是倒計(jì)時(shí)方式用七段數(shù)碼管顯示出來，通過這些消息，我們可知，主持人確定鍵即是計(jì)數(shù)器開始倒計(jì)時(shí)的信號(hào)，本設(shè)計(jì)中采用了元件例化（component）語句，在搶答器中某個(gè)選手已經(jīng)開始回答了信號(hào)插口，給計(jì)數(shù)器中的置零輸入端，這樣就基本上完成了設(shè)計(jì)，計(jì)數(shù)器采用倒計(jì)時(shí)方式，實(shí)現(xiàn)方式也很簡(jiǎn)單，只要給他們最初賦值為10，而后在每個(gè)上升沿來到減一，具體設(shè)計(jì)情況看程序設(shè)計(jì)部分。本設(shè)計(jì)由于蜂鳴器是在脈沖控制下才會(huì)發(fā)出明顯聲響，因此在此加了一個(gè)分頻器，具體看程序部分。3.4分頻模塊設(shè)計(jì)

11、此程序?qū)崿F(xiàn)了64HZ的脈沖信號(hào)64分頻，得到1HZ的脈沖信號(hào)，給倒計(jì)時(shí)提供脈沖信號(hào)。if(RISING_EDGE(CLK)then temp:temp+1; if(temp=64 and ena='1')then temp:=0;其仿真圖如下圖所示：圖34脈沖信號(hào)仿真波形圖3.5復(fù)位模塊設(shè)計(jì)此程序?qū)⑺行盘?hào)初始化，通過ean使數(shù)碼管也初始化為初值10。if (RESET='1')thenLIGHT<="1111110" SET<='0'SET<='0'A0<='0'B0&

12、lt;='0'C0<='0'D0<='0'ean<='1'其仿真圖如下圖所示：圖3-5復(fù)位仿真波形圖3.6搶答模塊設(shè)計(jì)begin A2<=not A1; B2<=not B1; C2<=not C1; D2<=not D1; L1:process (A0) begin A1<=(A0 and B2 and C2 and D2 ); end process L1; L2:process (B0) begin B1<=(B0 and A2 and C2 and D2 ); end

13、process L2; L3:process (C0) begin C1<=(C0 and A2 and B2 and D2 ); end process L3; L4:process (D0) begin D1<=(D0 and A2 and C2 and B2 ); end process L4;搶答模塊仿真圖如下圖所示：圖3-6搶答模塊仿真波形圖3.7倒計(jì)時(shí)模塊設(shè)計(jì)begin C1:process(SET,CLK,MUSIC1,ena) variable temp:integer range 0 to 255; begin if (SET='0')then M

14、USIC1<='0'HIGH<="0001"LOW<="0000" elsif(RISING_EDGE(CLK)then temp:=temp+1; if (temp=64 and ena='1')then temp:=0; if(LOW="0000")then LOW<="1001" if(HIGH="0000")then HIGH<="0001" else HIGH<=HIGH-1; end if; el

15、se LOW<=LOW-1; end if; end if; end if; if(HIGH="0000" and LOW="0000")then MUSIC1<=CLK; end if; end process C1;倒計(jì)時(shí)仿真圖如下圖所示：圖3-7-1倒計(jì)時(shí)為零時(shí)仿真波形圖圖3-7-2主持人按下暫停鍵仿真波形圖此程序主要功能是實(shí)現(xiàn)倒計(jì)時(shí)功能，當(dāng)有人搶答以后蜂鳴器響起，在主持人確認(rèn)以后開始倒計(jì)時(shí)10秒，如果在規(guī)定時(shí)間內(nèi)回答完畢，主持人則按下暫停鍵，停止計(jì)數(shù)顯示當(dāng)前時(shí)間，如果超出規(guī)定時(shí)間則蜂鳴器響起，知道主持人按下復(fù)位鍵為止。所有信號(hào)初始化，

16、數(shù)碼管顯示10等待下一輪搶答?？偨Y(jié)：由以上仿真圖可知，該設(shè)計(jì)基本實(shí)現(xiàn)了原先的設(shè)計(jì)要求，并將選手的序號(hào)用數(shù)碼管顯示出來。3.8引腳鎖定引腳鎖定如下圖：圖3-8引腳鎖定圖4 心得體會(huì)實(shí)踐是檢驗(yàn)真理的唯一標(biāo)準(zhǔn)。為期幾天的課程設(shè)計(jì)在緊張的氛圍中，接近尾聲，時(shí)間不長(zhǎng)，但是對(duì)于我們起到了很大幫助。這次的EDA課程設(shè)計(jì)，掌握了基本的編寫系統(tǒng)模塊的知識(shí)以及編譯仿真的操作，雖然其中也遇到了很多困難，但經(jīng)一次次的改進(jìn)，最后成功后的喜悅溢于言表。理論要聯(lián)系實(shí)踐，當(dāng)然實(shí)踐也離不開理論。日常的學(xué)習(xí)中，我們只掌握簡(jiǎn)單的模塊代碼，當(dāng)看到任務(wù)書時(shí)，開始覺得無從下手。在認(rèn)真看完設(shè)計(jì)內(nèi)容后，明白了智能競(jìng)賽搶答的整個(gè)流程。再根據(jù)流

17、程把各個(gè)模塊的輸入輸出，以及要實(shí)現(xiàn)的功能，需要用到的變量、信號(hào)做些整理，然后又通過上網(wǎng)以及查閱相關(guān)書籍，進(jìn)行一遍一遍的整理、修改代碼，程序。模塊功能的實(shí)現(xiàn)并為易事。在設(shè)計(jì)VHDL語言編程的時(shí)候，總是不能完成硬件模塊的連接，編譯時(shí)總是有錯(cuò)誤，在自己以及同學(xué)們的幫助下一遍一遍仔細(xì)檢查糾錯(cuò)，將程序全部重新封裝，以及重新連接，最后通過了編譯。在仿真過程中，也出現(xiàn)了問題。倒計(jì)時(shí)模塊是以10秒倒計(jì)時(shí)的，在仿真過程中，在倒計(jì)時(shí)顯示到09秒后，數(shù)碼管不再繼續(xù)倒計(jì)時(shí)顯示。而后，又重新調(diào)整了程序，原來把COUT2只顯示了0和1兩個(gè)數(shù)字。后來添加了其它幾個(gè)數(shù)字后，數(shù)碼管終于可以從10倒計(jì)到0，并且到計(jì)到0后，警報(bào)聲

18、響起。由于一開始搶答模塊設(shè)計(jì)時(shí)，設(shè)計(jì)為哪位選手搶先按，他的指示燈就先亮。后來，仔細(xì)看設(shè)計(jì)內(nèi)容，要求為其序號(hào)在數(shù)碼管中顯示出來。所以，又重新將LIGHT進(jìn)行了修改，最終完成了設(shè)計(jì)。通過這次課程設(shè)計(jì)，我們不但進(jìn)一步掌握了數(shù)字電路設(shè)計(jì)的基礎(chǔ)知識(shí)以及一門專業(yè)仿真軟件的基本操作，還提高了自己的設(shè)計(jì)能力及動(dòng)手操作能力，同時(shí)對(duì)于智能搶答器的設(shè)計(jì)有了深刻的認(rèn)識(shí)，更讓我明白了凡事需要耐心，端正自己的態(tài)度。在此，感謝學(xué)校能夠?yàn)槲覀兲峁┝己玫慕逃脚_(tái)，感謝老師的淳淳教導(dǎo)，以及同學(xué)們的幫助。參考文獻(xiàn)1.Voknei A.Pedroni.VHDL數(shù)字電路設(shè)計(jì)教程.電子工業(yè)出版社，2008.52.潘松，黃繼業(yè).EDA技術(shù)

19、實(shí)用教程（第二版）.科學(xué)出版社，2005.23.焦素敏.EDA應(yīng)用技術(shù).清華大學(xué)出版社，2002.44.曹昕燕，周鳳臣，聶春燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì).清華大學(xué)出版社5.譚會(huì)生，張昌凡.EDA技術(shù)A.西安電子科技大學(xué)出版社附錄-頂層頭文件library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity aaa is port(A,B,C,D,CLK,RESET,jishi,stop:in std_logic; MUSIC,MUSIC0:out std_logic; COUT1:out std_log

20、ic_vector(6 downto 0); COUT2:out std_logic_vector(6 downto 0); LIGHT:out std_logic_vector(6 downto 0); end aaa; architecture aaa of aaa is component COUNTER is port(ean,SET,jishi,stop,CLK:in std_logic; MUSIC, MUSIC0:out std_logic; COUT1:out std_logic_vector(6 downto 0); COUT2:out std_logic_vector(6

21、downto 0); end component COUNTER; component qiangda is port(A,B,C,D,RESET:in std_logic; CLK:in std_logic; ean,SET:out std_logic; LIGHT:out std_logic_vector(6 downto 0); end component qiangda; signal ean,SET:std_logic; begin U0:COUNTER port map(ean,SET,jishi,STOP,CLK,MUSIC,MUSIC0,COUT1,COUT2); U1:qia

22、ngda port map (A,B,C,D,RESET,CLK,ean,SET,LIGHT); end aaa; -qiangdaqimokuaichengxu library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qiangda is port(A,B,C,D,RESET:in std_logic; CLK:in std_logic; ean,SET:out std_logic; LIGHT:out std_logic_vector(6 downto 0); end qiangda;

23、architecture qiangda of qiangda is signal A0,B0,C0,D0:std_logic; signal A1,B1,C1,D1:std_logic; signal A2,B2,C2,D2:std_logic; begin A2<=not A1; B2<=not B1; C2<=not C1; D2<=not D1; L1:process (A0) -qiangda begin A1<=(A0 and B2 and C2 and D2 ); end process L1; L2:process (B0) begin B1<

24、;=(B0 and A2 and C2 and D2 ); end process L2; L3:process (C0) begin C1<=(C0 and A2 and B2 and D2 ); end process L3; L4:process (D0) begin D1<=(D0 and A2 and C2 and B2 ); end process L4; L5:process(A1,B1,C1,D1,A,B,C,D,RESET) begin if(RESET='1')then -fuwei LIGHT<="1111110" A

25、0<='0'B0<='0'C0<='0'D0<='0'ean<='1'SET<='0' else ean<='0' if(A='1')then A0<='1' end if; if(B='1')then B0<='1' end if; if(C='1')then C0<='1' end if; if(D='1')t

26、hen D0<='1' end if; if(A1='1')then LIGHT<="0110000" elsif(B1='1')then LIGHT<="1101101" elsif(C1='1')then LIGHT<="1111001" elsif(D1='1')then LIGHT<="0110011" else LIGHT<="1111110" end if; -qian

27、g da xiang guan deng SET<=(A1 or B1 or C1 or D1); end if; end process L5; end qiangda; -daojishimokuailibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity COUNTER is port(ean,SET,jishi,stop,CLK:in std_logic; MUSIC, MUSIC0:out std_logic; COUT1:out std_logic_vector(6 down

28、to 0); COUT2:out std_logic_vector(6 downto 0); end COUNTER; architecture COUNTER of COUNTER is signal MUSIC1,MUSIC2,ena,jishiqi,stop1:std_logic; signal HIGH:std_logic_vector(3 downto 0 ):="0001" signal LOW:std_logic_vector(3 downto 0 ):="0000" begin C1:process(SET,CLK,MUSIC1,ena)

29、 variable temp:integer range 0 to 255; begin if (SET='0')then MUSIC1<='0'HIGH<="0001"LOW<="0000" elsif(RISING_EDGE(CLK)then temp:=temp+1; if (temp=64 and ena='1')then temp:=0; if(LOW="0000")then LOW<="1001" if(HIGH="000

30、0")then HIGH<="0001" else HIGH<=HIGH-1; end if; else LOW<=LOW-1; end if; end if; end if; if(HIGH="0000" and LOW="0000")then MUSIC1<=CLK; end if; end process C1; C2:process(stop,jishi,SET,ean,HIGH,LOW) begin if(stop='1')then stop1<='1'

31、 if(stop1='1')then ena<='0' end if; end if; if(jishi='1' and SET='1')then ena<='1' end if; if(ean='1')then ena<='0'stop1<='0' end if; if(HIGH="0000" and LOW="0000")then ena<='0' end if; end pro

32、cess C2; C3:process(jishi,SET) begin if(jishi='1')then jishiqi<='1' end if; if(SET='0')then MUSIC2<='0'jishiqi<='0' else MUSIC2<=CLK; if(jishiqi='1')then MUSIC2<='0' end if; end if; end process C3; MUSIC<=MUSIC1; MUSIC0<=MUSIC2; process(LOW) begin case LOW is when "0000"=> COUT1 <="1111110" when "0001"=> COUT1 <="0110000" when "0010"=> COUT1 <="1101101" when "0011"=> CO