西安郵電大學2014年數(shù)字電路與邏輯設計B卷

1、-裝-訂-線- -裝-訂-線- -西安郵電學院課程考試試題（B 卷）（ 2013 2014 學年度第 1學期）課程名稱：數(shù)字電路與邏輯設計 試卷類型：（A、B、C） 題號一二三四五六七八九總分得分閱卷人一填空題 （每空2分，共20分）1余3BCD碼 (01110101) 余3BCD碼 用十六進制碼表示為 。2函數(shù)的最小項表達式為，F(xiàn)的與非與非表達式為 (允許反變量輸入)，F(xiàn)的反演式為 ，F(xiàn)的對偶式為 ，3某TTL與非門的標準輸入高電平為3.6伏，標準輸入低電平為0.3伏，關門電平,開門電平, 則低電平噪聲容限 ,高電平噪聲容限 。4. 要構成容量為1K×4bit的RAM，需要 片容量

2、為256×8bit的RAM。5. 一個初始狀態(tài)為0101的模值為13的四位二進制同步遞加計數(shù)器經(jīng)過19個CP脈沖后，其狀態(tài)為 。6. 一組合邏輯電路的輸入、輸出波形如下圖所示，A、B為輸入信號，F(xiàn)為輸出信號，則輸出信號F與輸入信號A、B的邏輯關系為F 年 月 日考試用 專業(yè)班級 姓名 學號 說明：1、除填空題、圖解及特要求外一般不留答題空間。 總印1600 份 （附答題紙 1 頁）二選擇題：（30分）注意：1.每道題的正確答案只有一個，請將正確答案填入第二題答題欄中，以橫線劃過答題欄所選的答案，例如： 2.題中涉及到的中規(guī)模器件的功能表，附在試卷紙的最后一頁。第二題答題欄題號1234

3、5678910選擇答案AAAAAAAAAABBBBBBBBBBCCCCCCCCCCDDDDDDDDDDEEEEEEEEEE1TTL與非門電路如右圖所示，輸出F AA B. BCA+B D. ABE. 0 2下圖所示電路中，Y1 A. F=0 B. F=C. F= D. F= E. 以上答案都不對2裝訂試卷，考生答卷時不得拆開或在框外留寫標記，否則按零分計。-裝-訂-線- -裝-訂-線- -3.以下各單元電路中， 可以產(chǎn)生時序電路所需要的占空比近似為為50%的時鐘脈沖信號。A. 四位并行全加器B.單穩(wěn)態(tài)觸發(fā)器C. 多諧振蕩器D.數(shù)值比較器 E. JK觸發(fā)器4. 某電路的VHDL語言描述如右所示，

4、此test實現(xiàn)的邏輯功能為： A. 一位二進制數(shù)半加器B. D觸發(fā)器C. 二輸入與非門D. 二選一數(shù)據(jù)選擇器 E. 24線譯碼器5. 電路如下，芯片4008為四位二進制全加器，管腳A3 A2 A1 A0、B3 B2 B1 B0為被加數(shù)、加數(shù)，管腳S3 S2 S1 S0為本位和，管腳CIN為低位向本位的進位，外接信號M, 管腳COUT為本位向高位的進位，電路如圖所示，分析電路，下列說法正確的是：A. M=0，S3 S2 S1 S0為 1101，COUT為1B. M=0 ，S3 S2 S1 S0為 1101，COUT為0C. M=1 ，S3 S2 S1 S0為 0101，COUT為1. M=1 ，

5、S3 S2 S1 S0為 0101，COUT為0. 以上均不對 專業(yè)班級 姓名 學號ENTITY test is PORT (a,b: IN  STD_LOGIC ;       so,co: OUT STD_LOGIC );  END ENTITY test;ARCHITECTURE one OFtest IS BEGIN so<=a xor b;     co<=a and b;     &

6、#160;  END ARCHITECTURE one;說明：1、除填空題、圖解及特要求外一般不留答題空間。 總印 1600 份 （附答題紙 1 頁）6. 下列電路的邏輯功能為： A. 模16計數(shù)器B. 可以自啟動的扭環(huán)形計數(shù)器C. 可以自啟動的環(huán)形計數(shù)器D. 不可自啟動的環(huán)形計數(shù)器E. 不可自啟動的扭環(huán)形計數(shù)器7. 74153是4選1數(shù)據(jù)選擇器，用74153實現(xiàn)函數(shù)：F(A,B,C)=m(0,3,5, 6,7),正確的電路是：E，以上電路均不對2裝訂試卷，考生答卷時不得拆開或在框外留寫標記，否則安零分計。-裝-訂-線- -裝-訂-線- -8在數(shù)字電路中，以下說法正確的是：

7、A. N個邏輯變量共有2N個最小項。B. 在主從JK觸發(fā)器、邊沿D觸發(fā)器、同步RS觸發(fā)器中，輸入項有約束條件的觸發(fā)器是主從JK觸發(fā)器。C. 邏輯電路的電平噪聲容限愈大，其抗噪聲能力越強。D. F = ，則F的反函數(shù)E. 以上答案都不對9. 用ROM實現(xiàn)的邏輯電路如下圖所示，則輸出端Y1、Y2的表達式為：A. B. C. D. E. 以上答案都不對 專業(yè)班級 姓名 學號 說明：1、除填空題、圖解及特要求外一般不留答題空間。 總印 1600 份 （附答題紙 1 頁）10.分析下圖的電路，設Q1端和Q2端的初態(tài)為零，則Q1端和Q2端的正確的波形為： E. 以上答案都不對三.用卡諾圖法化簡下式。（8分

8、）1） 將函數(shù)F化簡為最簡“與或”式2裝訂試卷，考生答卷時不得拆開或在框外留寫標記，否則安零分計。-裝-訂-線- -裝-訂-線- -2) 將函數(shù)F化簡為最簡“或與”式四設計一多數(shù)表決電路。要求A、B、C三人中只要有兩人以上（包括兩人）同意，則決議就能通過，但A還有決定權，即只要A同意，即使其他人不同意也能通過。設計一個電路，實現(xiàn)此功能，要求：（1）列出真值表，寫出輸出的最簡與或表達式。（2）用8選1數(shù)據(jù)選擇器74151實現(xiàn)該電路，畫出邏輯圖。（8分） 專業(yè)班級 姓名 學號 說明：1、除填空題、圖解及特要求外一般不留答題空間。 總印 1600 份 （附答題紙 1 頁）五、電路如圖所示，圖中均為2

9、線4線譯碼器，完成下列要求：1）當DC=11時，寫出當AB變化時，芯片、各個輸出端的值2）分析電路，指出其邏輯功能。（8分）2裝訂試卷，考生答卷時不得拆開或在框外留寫標記，否則安零分計。-裝-訂-線- -裝-訂-線- -六、三態(tài)門的邏輯符號如圖（1）所示，完成下列要求：（10分） 第七題 圖（1） 第七題圖（2）1、 已知輸入信號A、B、C的波形如圖（2）所示，在圖（2）中作出輸出端F端的波形。2、 三態(tài)門的VHDL語言描述的ENTITY如下所示，完成結構體behavior_tri_gate的VHDL語言描述LIBRARY IEEE;USE ieee.std_logic_1164.all;EN

10、TITY tri_gate ISPORT(din:in std_logic; en: in std_logic; dout: out std_logic);END;ARCHITECTURE behavior_tri_gate OF tri_gate IS 專業(yè)班級 姓名 學號 說明：1、除填空題、圖解及特要求外一般不留答題空間。 總印 1600 份 （附答題紙 1 頁）七用一片四位二進制同步計數(shù)器74161設計一個狀態(tài)從00011000的模8的計數(shù)器。（8分）九74195為移位寄存器，分析下列電路，要求： 1.畫出完整的狀態(tài)轉移圖；2.指出電路的邏輯功能。（8分）2裝訂試卷，考生答卷時不得拆開或在框外留寫標記，否則安零分計。-裝-訂-線- -裝-訂-線- -2線4線譯碼器真值表A1A01XX11110000111001101101