用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器實(shí)驗(yàn)報(bào)告

1、.實(shí)驗(yàn)報(bào)告用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器實(shí)驗(yàn)1、 實(shí)驗(yàn)?zāi)康?. 用Verilog HDL描述有限狀態(tài)機(jī)電路。2. IPCORE的概念與設(shè)計(jì)。2、 實(shí)驗(yàn)內(nèi)容1.應(yīng)用有限狀態(tài)機(jī)的設(shè)計(jì)思路，檢測從FPGA片上ROM讀出的串行數(shù)據(jù)是否是特定的數(shù)據(jù)。2.每個(gè)人需要檢測的數(shù)據(jù)是所用的電腦編號+200后轉(zhuǎn)換的8位二進(jìn)制數(shù)。3、 實(shí)驗(yàn)要求1.擬用按鍵、撥動開關(guān)實(shí)現(xiàn)系統(tǒng)的時(shí)鐘，復(fù)位信號的輸入。2.一個(gè)7段數(shù)碼顯示譯碼器作為檢測結(jié)果的輸出顯示，如果串行序列為”100101”，顯示A，否則顯示b（系統(tǒng)需要設(shè)計(jì)一個(gè)7段數(shù)碼顯示譯碼器模塊）仍使用消抖模塊，對由按鍵輸入的時(shí)鐘進(jìn)行消抖處理。3.讀取的串行數(shù)據(jù)為rom中固化的一個(gè)寬

2、度為1bit，深度為16bits的數(shù)據(jù)。4、 設(shè)計(jì)思路軟件的設(shè)計(jì)框圖如下,該實(shí)驗(yàn)可以分為幾個(gè)模塊，rom數(shù)據(jù)讀出模塊，串行檢測模塊，數(shù)碼管顯示模塊,頂層模塊。輸入的clk為按鍵消抖后輸出的數(shù)據(jù)，按下一次檢測一次，在時(shí)鐘的上升沿讀出數(shù)據(jù)，時(shí)鐘的下降沿檢測數(shù)據(jù)，串行模塊輸出的4bits的數(shù)據(jù)，直接送給數(shù)碼管譯碼模塊，譯碼輸出。5、 設(shè)計(jì)原理1.ROM IP核的生成首先在ISE自己的工程中新建一個(gè)塊內(nèi)存，Block Memory Generator，配置深度為16，寬度為1bit，選擇生成的類型為單端ROM，然后選擇一個(gè)已經(jīng)編寫好的memory初始化文件。 Memory初始化文件，編寫coe文件：這

3、里我要寫入的是226，所以二進(jìn)制是11100010，寫入的內(nèi)容如下，：memory_initialization_radix=10;memory_initialization_vector=1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0;保存并選擇載入。2. 讀取rom中的數(shù)據(jù)根據(jù)時(shí)鐘上升沿讀取數(shù)據(jù)，所以可以寫出rom讀的代碼，代碼如下：module read_rom(clk,da,rst); input clk; input rst; output da; reg3:0 counter; always(posedge clk or posedge rst) begin if(

4、rst) counter<=1'b0;else counter<=counter+1'b1;enddata_rom u1( .clka(clk), / input clka .addra(counter), / input 3 : 0 addra .douta(da) / output 0 : 0 douta);編寫仿真激勵(lì)文件，得到如下波形，分析可以知道，時(shí)鐘上升沿?cái)?shù)據(jù)被讀取，讀取的數(shù)據(jù)與我們在配置文件中寫入的相同。3. 串行檢測本人的編號為226，轉(zhuǎn)換為二進(jìn)制數(shù)為11100010，根據(jù)二進(jìn)制數(shù)，畫出狀態(tài)轉(zhuǎn)移圖，狀態(tài)轉(zhuǎn)移圖如下：根據(jù)狀態(tài)轉(zhuǎn)移圖，編寫verilog代

5、碼，代碼如下：/檢測:11100011module ser_read( input clk, input r_bit, input rst, output reg out_flag ); reg3:0 status; always(negedge clk,posedge rst)begin if(rst=1)begin status<=4'b0; out_flag<=1'b0; end else begin case(status) 4'd0:begin if(r_bit) status<=4'd1; out_flag<=1'b0

6、; end 4'd1: if(r_bit) status<=4'd2; else status<=4'd0; 4'd2: if(r_bit) status<=4'd3; else status<=4'd0; 4'd3: if(!r_bit) status<=4'd4; 4'd4: if(!r_bit) status<=4'd5;/11100 else status<=4'd0; 4'd5: if(!r_bit) status<=4'd6;/11

7、1000 else status<=4'd0;/111001 4'd6: if(r_bit) status<=4'd7;/1110001 else status<=4'd0;/1110000 4'd7: if(r_bit)begin status<=4'd0;/11100011 out_flag<=1'b0; end else begin status<=4'd0;/11100010 out_flag<=1'b1; end endcase end endEndmodule編寫仿真激

8、勵(lì)文件，得到如下波形，因?yàn)閞om數(shù)據(jù)是上升沿讀取，所以串行檢測是在下降沿完成的，通過波形可以看出，當(dāng)檢測到11100010是，out_flag輸出為高，反之輸出為低，滿足要求。4. 數(shù)碼管顯示數(shù)碼管顯示代碼如下：(靜態(tài)數(shù)碼管)module decled(ledin,ledout);input ledin;output6:0ledout;reg6:0ledout;always(ledin)begin case(ledin) 1'b1: ledout<=7'b1110111;/b 1'b0: ledout<=7'b0011111;/a default:

9、ledout<=7'b0011111;endcaseendendmodule5. 頂層設(shè)計(jì)頂層設(shè)計(jì)，按照之前的原理框圖進(jìn)行連接，連接完成后的代碼如下：module top(clk_50m,reset,data,clk_key); input clk_50m,reset,clk_key; output 6:0data; wire Pin_Out; wire flag_out;debounce_module uut1 (.CLK(clk_50m), .RSTn(reset), .Pin_In(clk_key), .Pin_Out(Pin_Out);/消抖decled uut2 (.l

10、edin(flag_out), .ledout(data);/數(shù)碼管顯示read_rom uut3 (.clk(Pin_Out), .da(da),.rst(reset);/數(shù)據(jù)讀取schk uut4 (.r_bit(da), .clk(Pin_Out), .rst(reset), .out_flag(flag_out);/檢測endmodule編寫仿真激勵(lì)文件，得到如下波形，可以看到當(dāng)，按鍵按下8次后，數(shù)碼管輸出a，當(dāng)數(shù)碼管又按下16次后，數(shù)碼管輸出b，滿足要求。6. 引腳鎖定1.選擇一個(gè)撥動開關(guān)為復(fù)位信號輸入。2.選擇一個(gè)按鍵作為時(shí)鐘輸入。3.50MHZ板上時(shí)鐘為消抖計(jì)時(shí)時(shí)鐘，引腳鎖定是V

11、10。引腳鎖定代碼如下：NET "clk_key" LOC = "G9" | CLOCK_DEDICATED_ROUTE = FALSE ;NET "clk_50m" LOC = V10;NET "reset" LOC = D14;NET "data6" LOC = U5;NET "data5" LOC = V5;NET "data4" LOC = R5;NET "data3" LOC = T5;NET "data2"

12、; LOC = U8;NET "data1" LOC = V8;NET "data0" LOC = N6;6、 思考題1、 什么是IPCORE？本次設(shè)計(jì)中ROM模塊是如何進(jìn)行設(shè)計(jì)輸入的？IP(Intellectual Property)在嵌入式FPGA設(shè)計(jì)中，指的是某些設(shè)計(jì)好的模塊，分為軟件模塊和硬件模塊。這些模塊，一般都是已經(jīng)測試好，所有功能完善的，由一些用戶自己設(shè)計(jì)的。有些模塊是免費(fèi)的，也有收費(fèi)的模塊。所有用戶都可以將這些IP核(IP Core)導(dǎo)入到自己的工程中，同樣，所有用戶也都可以定制自己的IP核。本次設(shè)計(jì)中的rom的輸入是通過.coe文件在配

13、置ip核的使用進(jìn)行指定的，編寫規(guī)則按照xilinx官方給出的文檔進(jìn)行定義。2、說明狀態(tài)機(jī)代碼表達(dá)的是什么類型的狀態(tài)機(jī)，它的優(yōu)點(diǎn)是什么？詳述其功能和對序列數(shù)檢測的邏輯過程；由于狀態(tài)機(jī)輸出與輸入有關(guān)，所以該狀態(tài)機(jī)為Mealy狀態(tài)機(jī)。狀態(tài)機(jī)在系統(tǒng)時(shí)鐘的控制下，電路按照預(yù)先設(shè)定的狀態(tài)運(yùn)行，有良好的同步時(shí)序，較好的解決了競爭冒險(xiǎn)和毛刺現(xiàn)象。狀態(tài)的的結(jié)構(gòu)使其在一個(gè)時(shí)鐘周期內(nèi)可以完成許多并行的運(yùn)算和控制操作，與Moore有限狀態(tài)機(jī)不同，Mealy有限狀態(tài)機(jī)的輸出不單與當(dāng)前狀態(tài)有關(guān)，而且與輸入信號的當(dāng)前值有關(guān)，Mealy有限狀態(tài)機(jī)的輸出直接受輸入信號的當(dāng)前值影響，而輸入信號可能在一個(gè)時(shí)鐘周期內(nèi)任意時(shí)刻變化，這

14、使得Mealy有限狀態(tài)機(jī)對輸入的響應(yīng)發(fā)生在當(dāng)前時(shí)鐘周期，比Moore有限狀態(tài)機(jī)對輸入信號的響應(yīng)要早一個(gè)周期。 7、 實(shí)驗(yàn)體會通過用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計(jì)實(shí)驗(yàn)，初步熟悉和掌握了IPCORE的使用。同時(shí)運(yùn)用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計(jì)，進(jìn)一步掌握了課堂上所學(xué)到的知識，但同時(shí)充分的感覺到了自己的不足之處，今后一定要加強(qiáng)自己弱勢方面的學(xué)習(xí)，用心學(xué)好EDA教科書上的知識，并抽時(shí)間在課外進(jìn)行深入地學(xué)習(xí)，相信下次試驗(yàn)情況會有很大程度的改觀。附錄頂層模塊激勵(lì)文件如下：module test_top;/ Inputsreg clk_50m;reg reset;reg clk_key;/ Outputswire 6:0 data;/ Instantiate the Unit Under Test (UUT)top uut (.clk_50m(clk_50m), .reset(reset), .data(data), .clk_key(clk_key);init