基于FPGA的全搜索運(yùn)動(dòng)估計(jì)硬件電路設(shè)計(jì)

1、    基于fpga的全搜索運(yùn)動(dòng)估計(jì)硬件電路設(shè)計(jì)    胥川桂摘要：規(guī)劃了一類(lèi)分層式二維陣列全搜索運(yùn)動(dòng)估計(jì)硬件電路，與過(guò)去的陣列全搜索運(yùn)動(dòng)估計(jì)硬件電路相比較，其在存儲(chǔ)器的規(guī)劃和處理單元（pe）并行結(jié)構(gòu)的規(guī)劃環(huán)節(jié)做出了一定調(diào)整，對(duì)電路采取這樣的設(shè)計(jì)方式，能夠大幅度節(jié)省設(shè)備資源與編程時(shí)間。參照各版塊時(shí)間與程序之間的關(guān)系布置流水線結(jié)構(gòu)，應(yīng)用一列像素對(duì)其進(jìn)行規(guī)劃，達(dá)到對(duì)運(yùn)動(dòng)估計(jì)實(shí)時(shí)編程的目標(biāo)。關(guān)鍵詞：分層式；二維陣列；硬件電路中圖分類(lèi)號(hào)：tn919.81 文獻(xiàn)標(biāo)識(shí)碼：a 文章編號(hào)：1007-9416（2017）04-0165-01二維陣列為視頻編程中的重要組成成

2、分之一，其構(gòu)造是復(fù)雜化的。在運(yùn)動(dòng)估計(jì)體系中，運(yùn)動(dòng)搜索算法的一種類(lèi)型為全搜索算法（fsm），作為簡(jiǎn)易性搜索算法，其最大的功能為能夠搜索被搜索范疇內(nèi)的所有版塊，探尋出最優(yōu)匹配版塊1。因?yàn)橐曨l信號(hào)在處理過(guò)程中對(duì)時(shí)效性方面提出較高標(biāo)準(zhǔn)，以及fsm耗時(shí)較長(zhǎng)，所以本文應(yīng)用分層式方法，規(guī)劃出一類(lèi)分層式二維陣列全搜索運(yùn)動(dòng)估計(jì)硬件電路。1 原理運(yùn)動(dòng)估計(jì)分層式二維陣列全搜索形式構(gòu)建目標(biāo)的實(shí)現(xiàn)，可以借助以下兩種方式：一是全部pe陣列同步進(jìn)行配對(duì)，測(cè)算出被搜索范疇里群全部版塊，這一方法具有快捷性特征；二是對(duì)相近的pe進(jìn)行配對(duì)，處于不同行列的版塊，其均存在一定的拓展性，這一搜索形式的優(yōu)勢(shì)在于易操作，缺陷為使用的延時(shí)器數(shù)

3、目較多，資源耗損量大。2 電路設(shè)計(jì)2.1 存儲(chǔ)器陣列規(guī)劃對(duì)ram0進(jìn)行研究，其是16 x 16 x 8bit存儲(chǔ)器，功能為藏儲(chǔ)目前版塊的數(shù)據(jù)信息。應(yīng)用16個(gè)16x8bit的quartus的宏觀能模塊ram，對(duì)其施以并聯(lián)舉措，從而構(gòu)建出16個(gè)ram并列應(yīng)用的讀/寫(xiě)地址線，若將讀/寫(xiě)地址線變動(dòng)區(qū)間設(shè)置為00001111，其就可以將ram0015列數(shù)據(jù)統(tǒng)統(tǒng)讀/寫(xiě)出來(lái)。當(dāng)ramo的輸入/輸出端寬度均被設(shè)置為16x8 bit時(shí)，一個(gè)運(yùn)行周期內(nèi)一列的16個(gè)像素?cái)?shù)據(jù)可以整體性被輸入或輸出，由此可以推算的是這一16x16的宏塊數(shù)據(jù)的輸入或輸出17個(gè)周期就可以完成。對(duì)存儲(chǔ)器采用這樣的規(guī)劃形式，其和單一化像索的輸

4、入/輸出形式相比較，大幅度的壓縮了周期，數(shù)據(jù)信息讀入/讀出上體現(xiàn)出快捷性，彰顯出時(shí)效性的應(yīng)用優(yōu)勢(shì)2。2.2 二維處理單元（pe）規(guī)劃pe作為全搜索運(yùn)動(dòng)估計(jì)硬件電路核心成分，其計(jì)算量是龐大化的，應(yīng)用硬件資源量也處于較高層次上，本文規(guī)劃中應(yīng)用了64個(gè)pe對(duì)數(shù)據(jù)信息進(jìn)行處理。pe的內(nèi)部構(gòu)造，版塊數(shù)據(jù)（c）與參考版塊數(shù)據(jù)（r）施以絕對(duì)值差值計(jì)算方式是基礎(chǔ)，繼而把獲得的差值和上一階段所得的測(cè)算值sad疊加在一起（alu），最后把疊加的最后成果擱置在寄存器（reg）內(nèi)，計(jì)數(shù)器將功能施加到疊加器上，管控著疊加程序運(yùn)行的數(shù)目，當(dāng)疊加次數(shù)為16時(shí)，導(dǎo)出最終配對(duì)版塊的最終殘差值（sad）。2.3 控制器規(guī)劃可以將

5、控制器運(yùn)行進(jìn)程細(xì)化為兩個(gè)結(jié)構(gòu)：一是管控ramo的讀寫(xiě)功能；二是管控pe是否啟動(dòng)。控制器的運(yùn)行程序可以做出如下的概述：即當(dāng)復(fù)位結(jié)束起，寫(xiě)信號(hào)在時(shí)鐘觸發(fā)下端形成，ram0以及raml的數(shù)據(jù)信息被記錄；推延一個(gè)周期形成讀信號(hào)，對(duì)ramo、ram1讀數(shù)據(jù)；順延一個(gè)周期，形成enable0使能信號(hào)，其將自體實(shí)效性施加到第1列pr上，使其運(yùn)轉(zhuǎn)，以此類(lèi)推，直至enable7均是在前期的一步延緩2周期后形成的。3 解析驗(yàn)證結(jié)果本文設(shè)定的時(shí)鐘周期為10ns，輸入數(shù)據(jù)寬度值為8 bit，16x 16目前版塊均為2，32x 32搜索范疇內(nèi)116行均為3，但是pe3測(cè)算范疇內(nèi)只有一個(gè)數(shù)值3，其他均是2。對(duì)其編制仿真圖

6、，顯示最小殘差值（sad）的輸出應(yīng)用時(shí)鐘周期數(shù)目為35，pe陣列的輸出應(yīng)用的時(shí)鐘周期數(shù)目為30。對(duì)仿真結(jié)果進(jìn)行觀察，pe3計(jì)算的區(qū)域，1是殘差最小值sad，與規(guī)劃數(shù)據(jù)的理論測(cè)算結(jié)果相吻合，由此可見(jiàn)全搜索運(yùn)動(dòng)估計(jì)硬件電路規(guī)劃的精確性。本硬件模塊在規(guī)劃過(guò)程中應(yīng)用了verilog hdl硬件概述語(yǔ)言，數(shù)據(jù)信息的整體分析與仿真圖的規(guī)劃應(yīng)用了quartus ii 8.1軟件，在多樣化條件的協(xié)助下分層式二維陣列全搜索運(yùn)動(dòng)估計(jì)硬件電路得以建立健全設(shè)計(jì)。實(shí)踐結(jié)果已經(jīng)充分證實(shí)，當(dāng)工作頻率為100 m h（即時(shí)鐘周期為10 ns）時(shí)，與傳統(tǒng)手段相比較，其大幅度的壓縮了運(yùn)行的時(shí)鐘周期，完全與30 f/s狀況相匹配。

7、4 結(jié)語(yǔ)本文在對(duì)全搜索運(yùn)動(dòng)估計(jì)硬件電路設(shè)計(jì)采用的是分層式搜索形式，在與傳統(tǒng)全搜索方式相比較，其在精確性上不占有優(yōu)勢(shì)，若想進(jìn)一步提升精確性，可以將分層式搜索過(guò)程中獲得的最佳版塊設(shè)置為核心部分，繼而對(duì)與其相鄰的、沒(méi)有搜索到的幾個(gè)像素點(diǎn)進(jìn)行全方位搜索。這一方法的應(yīng)用，不僅僅可以獲得到精確度系數(shù)高的版塊，也降低了工作強(qiáng)度，優(yōu)化了搜索效率。參考文獻(xiàn)1唐坤，陳穎琪，陳立，高志勇.3drs運(yùn)動(dòng)估計(jì)算法的fpga實(shí)現(xiàn)j.電視技術(shù)，2015（03）：119-122.2劉杰，王旭柱.基于h.264的一種視頻編碼算法的研究與fpga實(shí)現(xiàn)j.中國(guó)新技術(shù)新產(chǎn)品，2014（07）：25-26. 數(shù)字技術(shù)與應(yīng)用2017年4期數(shù)字技術(shù)與應(yīng)用的其它文章基于徑向基神經(jīng)網(wǎng)絡(luò)