微電子學(xué)概論復(fù)習(xí)題及答案(詳細(xì)版)

1、期末考試神奇復(fù)習(xí)資料第一章 緒論1 畫(huà)出集成電路設(shè)計(jì)與制造的主要流程框架。2 集成電路分類(lèi)情況如何？3 微電子學(xué)的特點(diǎn)是什么？微電子學(xué)：電子學(xué)的一門(mén)分支學(xué)科微電子學(xué)以實(shí)現(xiàn)電路和系統(tǒng)的集成為目的，故實(shí)用性極強(qiáng)。微電子學(xué)中的空間尺度通常是以微米(mm, 1mm106m)和納米(nm, 1nm = 10-9m)為單位的。微電子學(xué)是信息領(lǐng)域的重要基礎(chǔ)學(xué)科微電子學(xué)是一門(mén)綜合性很強(qiáng)的邊緣學(xué)科涉及了固體物理學(xué)、量子力學(xué)、熱力學(xué)與統(tǒng)計(jì)物理學(xué)、材料科學(xué)、電子線路、信號(hào)處理、計(jì)算機(jī)輔助設(shè)計(jì)、測(cè)試與加工、圖論、化學(xué)等多個(gè)學(xué)科微電子學(xué)是一門(mén)發(fā)展極為迅速的學(xué)科，高集成度、低功耗、高性能、高可靠性是微電子學(xué)發(fā)展的方向微電

2、子學(xué)的滲透性極強(qiáng)，它可以是與其他學(xué)科結(jié)合而誕生出一系列新的交叉學(xué)科，例如微機(jī)電系統(tǒng)(MEMS)、生物芯片等4 列舉出你見(jiàn)到的、想到的不同類(lèi)型的集成電路及其主要作用。集成電路按用途可分為電視機(jī)用集成電路、音響用集成電路、影碟機(jī)用集成電路、錄像機(jī)用集成電路、電腦（微機(jī)）用集成電路、電子琴用集成電路、通信用集成電路、照相機(jī)用集成電路、遙控集成電路、語(yǔ)言集成電路、報(bào)警器用集成電路及各種專(zhuān)用集成電路。5 用你自己的話解釋微電子學(xué)、集成電路的概念。集成電路（integrated circuit）是一種微型電子器件或部件。采用一定的工藝，把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起

3、，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，使電子元件向著微小型化、低功耗和高可靠性方面邁進(jìn)了一大步。6 簡(jiǎn)單敘述微電子學(xué)對(duì)人類(lèi)社會(huì)的作用?？梢院敛豢鋸埖卣f(shuō)，沒(méi)有微電子技術(shù)的進(jìn)步，就不可能有今天信息技術(shù)的蓬勃發(fā)展，微電子已經(jīng)成為整個(gè)信息社會(huì)發(fā)展的基石。隨著微電子的發(fā)展，器件的特征尺寸越來(lái)越小第二章 半導(dǎo)體物理和器件物理基礎(chǔ)1 什么是半導(dǎo)體？特點(diǎn)、常用半導(dǎo)體材料什么是半導(dǎo)體？金屬：電導(dǎo)率106104(Wcm-1)，不含禁帶；半導(dǎo)體：電導(dǎo)率10410-10(Wcm-1)，含禁帶；絕緣體：電導(dǎo)率<10-

4、10(Wcm-1)，禁帶較寬；半導(dǎo)體的特點(diǎn)：（1）電導(dǎo)率隨溫度上升而指數(shù)上升；（2）雜質(zhì)的種類(lèi)和數(shù)量決定其電導(dǎo)率；（3）可以實(shí)現(xiàn)非均勻摻雜；（4）光輻照、高能電子注入、電場(chǎng)和磁場(chǎng)等影響其電導(dǎo)率；硅：地球上含量最豐富的元素之一，微電子產(chǎn)業(yè)用量最大、也是最重要的半導(dǎo)體材料。硅(原子序數(shù)14)的物理化學(xué)性質(zhì)主要由最外層四個(gè)電子（稱(chēng)為價(jià)電子）決定。每個(gè)硅原子近鄰有四個(gè)硅原子，每?jī)蓚€(gè)相鄰原子之間有一對(duì)電子，它們與兩個(gè)原子核都有吸引作用，稱(chēng)為共價(jià)鍵?；衔锇雽?dǎo)體：III族元素和V族構(gòu)成的III-V族化合物，如，GaAs(砷化鎵)，InSb(銻化銦)，GaP(磷化鎵)，InP(磷化銦)等，廣泛用于光電器件、

5、半導(dǎo)體激光器和微波器件。2. 摻雜、施主/受主、P型/N型半導(dǎo)體（課件）摻雜：電子擺脫共價(jià)鍵所需的能量，在一般情況下，是靠晶體內(nèi)部原子本身的熱運(yùn)動(dòng)提供的。常溫下，硅里面由于熱運(yùn)動(dòng)激發(fā)價(jià)健上電子而產(chǎn)生的電子和空穴很少，它們對(duì)硅的導(dǎo)電性的影響是十分微小的。室溫下半導(dǎo)體的導(dǎo)電性主要由摻入半導(dǎo)體中的微量的雜質(zhì)（簡(jiǎn)稱(chēng)摻雜）來(lái)決定，這是半導(dǎo)體能夠制造各種器件的重要原因。施主：Donor，摻入半導(dǎo)體的雜質(zhì)原子向半導(dǎo)體中 提供導(dǎo)電的電子，并成為帶正電的離子。如 Si中摻的P 和As（最外層有5個(gè)價(jià)電子） 受主：Acceptor，摻入半導(dǎo)體的雜質(zhì)原子向半導(dǎo)體中 提供導(dǎo)電的空穴，并成為帶負(fù)電的離子。如 Si中摻的

6、B(硼）（最外層只有3個(gè)價(jià)電子）N型半導(dǎo)體：n大于p（如在硅中摻入五價(jià)雜質(zhì)）P型半導(dǎo)體：p大于n（如在硅中摻入三價(jià)雜質(zhì)）3. 能帶、導(dǎo)帶、價(jià)帶、禁帶（課件）半導(dǎo)體晶體中的電子的能量既不像自由電子哪樣連續(xù)，也不象孤立原子哪樣是一個(gè)個(gè)分立的能級(jí)，而是形成能帶，每一帶內(nèi)包含了大量的，能量很近的能級(jí)。能帶之間的間隙叫禁帶，一個(gè)能帶到另一個(gè)能帶之間的能量差稱(chēng)為禁帶寬度。價(jià)帶：0K條件下被電子填充的能量最高的能帶導(dǎo)帶： 0K條件下未被電子填充的能量最低的能帶禁帶：導(dǎo)帶底與價(jià)帶頂之間能帶帶隙：導(dǎo)帶底與價(jià)帶頂之間的能量差4. 半導(dǎo)體中的載流子、遷移率（課件）半導(dǎo)體中的載流子：在半導(dǎo)體中，存在兩種載流子，電子以

7、及電子流失導(dǎo)致共價(jià)鍵上留下的空位（空穴）均被視為載流子。通常N型半導(dǎo)體中指自由電子，P型半導(dǎo)體中指空穴，它們?cè)陔妶?chǎng)作用下能作定向運(yùn)動(dòng)，形成電流。遷移率：?jiǎn)挝浑妶?chǎng)作用下載流子獲得平均速度，反映了載流子在電場(chǎng)作用下輸運(yùn)能力5. PN結(jié)，為什么會(huì)單向?qū)щ?，正向特性、反向特性，PN結(jié)擊穿有幾種（課件）PN結(jié)：在一塊半導(dǎo)體材料中，如果一部分是n型區(qū)，一部分是p型區(qū)，在n型區(qū)和p型區(qū)的交界面處就形成了pn結(jié)載流子漂移(電流)和擴(kuò)散(電流)過(guò)程保持平衡(相等)，形成自建場(chǎng)和自建勢(shì)在PN結(jié)上外加一電壓 ，如果P型一邊接正極 ，N型一邊接負(fù)極，電流便從P型一邊流向N型一邊，空穴和電子都向界面運(yùn)動(dòng)，使空間電荷區(qū)變

8、窄，甚至消失，電流可以順利通過(guò)。如果N型一邊接外加電壓的正極，P型一邊接負(fù)極，則空穴和電子都向遠(yuǎn)離界面的方向運(yùn)動(dòng)，使空間電荷區(qū)變寬，電流不能流過(guò)。這就是PN結(jié)的單向?qū)浴Ｕ蛱匦裕赫蚱脮r(shí)，擴(kuò)散大于漂移， 稱(chēng)為PN結(jié)的正向注入效應(yīng)。反向特性：反向偏置時(shí)，漂移大于擴(kuò)散, PN結(jié)的反向抽取作用。擊穿：PN結(jié)反偏時(shí)，電流很小，但當(dāng)電壓超過(guò)臨界電壓時(shí)，電流會(huì)突然增大。這一臨界電壓稱(chēng)為PN結(jié)的擊穿電壓。PN結(jié)的正向偏壓一般為0.7V，而它的反向擊穿電壓一般可達(dá)幾十伏，擊穿電壓與PN結(jié)的結(jié)構(gòu)及P區(qū)和P區(qū)的摻雜濃度有關(guān)。齊納/隧道擊穿：電子的隧道穿透效應(yīng)在強(qiáng)電場(chǎng)的作用下迅速增加的結(jié)果。雪崩擊穿:PN結(jié)反偏

9、電壓增大時(shí)，空間電荷區(qū)電場(chǎng)增強(qiáng)，通過(guò)空間電荷區(qū)的電子和空穴在電場(chǎng)作用下獲得足夠大的能量，當(dāng)與晶格原子碰撞時(shí)可以使?jié)M帶的電子激發(fā)到導(dǎo)帶，形成電子-空穴對(duì)，這種現(xiàn)象成為“碰撞電離”。新的電子-空穴對(duì)又在電場(chǎng)作用下獲得足夠的能量，通過(guò)碰撞電離又產(chǎn)生更多的電子-空穴對(duì)，當(dāng)反偏電壓大到一定值后，載流子碰撞電離的倍增象雪崩一樣，非常猛烈，使電流急劇增加，從而發(fā)生擊穿。這種擊穿是不可恢復(fù)的6. 雙極晶體管工作原理，基本結(jié)構(gòu)，直流特性（課件）工作原理：基本結(jié)構(gòu)：由兩個(gè)相距很近的PN結(jié)組成直流特性:1. 共發(fā)射極的直流特性曲線2 . 共基極的直流特性曲線7. MOS晶體管基本結(jié)構(gòu)、工作原理、I-V方程、三個(gè)工作

10、區(qū)的特性（課件）基本結(jié)構(gòu)：屬于四端器件，有四個(gè)電極。由于結(jié)構(gòu)對(duì)稱(chēng)，在不加偏壓時(shí)，無(wú)法區(qū)分器件的源和漏。源漏之間加偏壓后，電位低的一端稱(chēng)為源，電位高的一端稱(chēng)為漏。工作原理：施加正電荷作用使半導(dǎo)體表面的空穴被排走，少子（電子）被吸引過(guò)來(lái)。繼續(xù)增大正電壓，負(fù)空間電荷區(qū)加寬，同時(shí)被吸引到表面的電子也增加。形成耗盡層。電壓超過(guò)一定值Vt，吸引到表面的電子濃度迅速增大，在表面形成一個(gè)電子導(dǎo)電層，反型層。I-V方程：電流-電壓表達(dá)式：線性區(qū)：Isd=p (|Vgs|-|Vtp|-|Vds|/2) |Vds| 飽和區(qū)：Isd=(p/2)(|Vgs|-|Vtp|)²三個(gè)工作區(qū)的特性：線性區(qū)(Linea

11、r region) ：Vds < Vgs - Vt Ids=n(Vgs-Vtn)-Vds/2Vds線性區(qū)的電壓-電流方程飽和區(qū)（Saturation region）：Vds >= Vgs - Vt Vgs-Vtn不變，Vds增加的電壓主要降在L上，由于L<<L，電子移動(dòng)速度主要由反型區(qū)的漂移運(yùn)動(dòng)決定截至區(qū)（Cut off）： Vgs Vt 0 Ids=08.MOS晶體管分類(lèi)答：按載流子類(lèi)型分： NMOS: 也稱(chēng)為N溝道，載流子為電子。 PMOS: 也稱(chēng)為P溝道，載流子為空穴。按導(dǎo)通類(lèi)型分： 增強(qiáng)（常閉）型：必須在柵上施加電壓才能形成溝道。 耗盡（常開(kāi)）型：在零偏壓下存在

12、反型層導(dǎo)電溝道，必須在柵上施加偏壓才能使溝道內(nèi)載流子耗盡的器件。四種MOS晶體管：N溝增強(qiáng)型；N溝耗盡型；P溝增強(qiáng)型；P溝耗盡型1 載流子的輸運(yùn)有哪些模式？對(duì)這些輸運(yùn)模式進(jìn)行簡(jiǎn)單的描述。答：載流子的漂移運(yùn)動(dòng)：載流子在電場(chǎng)作用下的運(yùn)動(dòng)載流子的擴(kuò)散運(yùn)動(dòng)：載流子在化學(xué)勢(shì)作用下運(yùn)動(dòng)2 討論P(yáng)MOS晶體管的工作原理，寫(xiě)出PMOS管的電流電壓方程。答：PMOS: 也稱(chēng)為P溝道，載流子為空穴。PMOS管IV特性 電流-電壓表達(dá)式：線性區(qū)：Isd=p (|Vgs|-|Vtp|-|Vds|/2) |Vds| 飽和區(qū)：Isd=(p/2)(|Vgs|-|Vtp|)²第三章 大規(guī)模集成電路基礎(chǔ)芯片（Chip

13、, Die）：沒(méi)有封裝的單個(gè)集成電路。硅片（Wafer）：包含許多芯片的大圓硅片。雙極邏輯門(mén)電路類(lèi)型（幾種主要的）：電阻耦合型-電阻-晶體管邏輯 (RTL)：二極管耦合-二極管-晶體管邏輯 (DTL)晶體管耦合-晶體管-晶體管邏輯 (TTL)合并晶體管-集成注入邏輯 (I2L)發(fā)射極耦合邏輯 (ECL)1 集成電路制造流程、特征尺寸集成電路的制造過(guò)程： 設(shè)計(jì) 工藝加工 測(cè)試 封裝集成電路的性能指標(biāo)：集成度 速度、功耗（功耗延遲積，又稱(chēng)電路的優(yōu)值。功耗延遲積越小，集成電路的速度越快或功耗越低，性能越好） 特征尺寸（集成電路中半導(dǎo)體器件的最小尺度） 可靠性集成電路發(fā)展的原動(dòng)力：不斷提高的性能/價(jià)格

14、比主要途徑：縮小器件的特征尺寸、增大硅片面積縮小尺寸： 0.5m(深亞微米)0.250.18 m(超深亞微米)0.13 m增大硅片：8英寸12英寸集成電路的關(guān)鍵技術(shù)：光刻技術(shù)(DUV)2 CMOS集成電路特點(diǎn) 雙極型： COMS： 優(yōu)點(diǎn)是速度高、驅(qū)動(dòng)能力強(qiáng)， 功耗低、集成度高，隨著特征 缺點(diǎn)是功耗較大、集成度較低 尺寸的縮小，速度也可以很高3 MOS開(kāi)關(guān)、CMOS傳輸門(mén)特性 MOS開(kāi)關(guān)(以增強(qiáng)型NMOS為例)：Vi<Vg-Vt時(shí)：輸入端處于開(kāi)啟狀態(tài)，設(shè)初始時(shí)Vo=0，則Vi剛加上時(shí)，輸出端也處于開(kāi)啟狀態(tài)，MOS管導(dǎo)通，溝道電流對(duì)負(fù)載電容Cl充電，直至Vo=Vi。ViVg-Vt時(shí)：輸入溝道

15、被夾斷，設(shè)初始Vo<Vg-Vt，則Vi剛加上時(shí)，輸出端導(dǎo)通，溝道電流對(duì)Cl充電，隨著Vo的上升，溝道電流逐漸減小，當(dāng)Vo=Vg-Vt時(shí)，輸出端也夾斷，MOS管截止，Vo保持Vg-Vt不變。 綜上所述： Vi<Vg-Vt時(shí)，MOS管無(wú)損地傳輸信號(hào)； ViVg-Vt時(shí)，Vo=Vg-Vt信號(hào)傳輸有損失，稱(chēng)為閾值損失，對(duì)于高電平1，NMOS開(kāi)關(guān)輸出端損失一個(gè)Vt；為了解決NMOS管在傳輸1電平、PMOS在傳輸0電平時(shí)的信號(hào)損失，通常采用CMOS傳輸門(mén)作為開(kāi)關(guān)使用。它是由一個(gè)N管和一個(gè)P管構(gòu)成。工作時(shí)，NMOS管的襯底接地，PMOS管的襯底接電源，且NMOS管柵壓Vgn與PMOS管的柵壓Vg

16、p極性相反。Vgp=1，Vgn=0時(shí)：雙管截止，相當(dāng)于開(kāi)關(guān)斷開(kāi)；Vgp=0，vgn=1時(shí)：雙管有下列三種工作狀態(tài)：Vi<Vgn+Vtn N管導(dǎo)通， Vi< Vgp+|Vtp| P管截止，Vi通過(guò)n管對(duì)Cl充電至：Vo=ViVi<Vgn+Vtn N管導(dǎo)通，Vi>Vgp+|Vtp| P管導(dǎo)通，Vi通過(guò)雙管對(duì)Cl充電至：Vo=ViVi> Vgn+Vtn N管截止，Vi> Vgp+|Vtp| P管導(dǎo)通，Vi通過(guò)P管對(duì)Cl充電至：Vo=Vi通過(guò)上述分析，CMOS傳輸門(mén)是較理想的開(kāi)關(guān)，它可將信號(hào)無(wú)損地傳輸?shù)捷敵龆恕? CMOS反相器特性(電壓傳輸特性、PMOS和NMOS

17、工作區(qū)域) CMOS反相器電壓傳輸特性VTC0Vi<Vtn時(shí)：N管截止 P管線性（Vi<Vtn<Vo+Vtp），P管無(wú)損地將Vdd傳送到輸出端：Vo=Vdd，如圖ab段。VtnVi<Vo+Vtp時(shí)：N管飽和 P管線性，如圖bc段Vo+VtpViVo+Vtn時(shí)：N管飽和，P管飽和，Vo與Vi無(wú)關(guān)(Vo與Vi的關(guān)系為一條垂直線)，稱(chēng)為CMOS反相器的閾值電壓Vth，或轉(zhuǎn)換電壓，如圖cd段。Vo+Vtn<ViVdd+Vtp時(shí)：N管線性 P管飽和如圖de段。Vdd+Vtp<ViVdd時(shí)：N管線性 P管截止，Vo=0 如圖ef段。5 CMOS組合邏輯：基本邏輯門(mén)、復(fù)合

18、門(mén)基本邏輯門(mén)CMOS復(fù)合邏輯門(mén)6 反相器、二輸入與非、或非門(mén) 反相器 與非門(mén) 或非門(mén)7 閂鎖效應(yīng)起因？由于寄生的可控硅效應(yīng)引起CMOS電路的電源和地之間的短路，使CMOS集成電路失效。防止latch-up的方法：1、使N溝器件遠(yuǎn)離N阱，減小橫向NPN管的b值；但會(huì)是芯片面積增大。2、使Rnwell和Rpsubs盡量小；使用盡量多的阱接觸孔和襯底接觸孔；對(duì)于大電流器件使用保護(hù)環(huán)：PMOS管周?chē)咏与娫吹腘+保護(hù)環(huán)；NMOS管周?chē)咏拥氐腜+保護(hù)環(huán)；大多數(shù)情況下，通過(guò)仔細(xì)地設(shè)計(jì)版圖可以消除latch-up。第四章 集成電路制造工藝1 集成電路工藝主要分為哪幾大類(lèi)，每一類(lèi)中包括哪些主要工藝，并簡(jiǎn)述各

19、工藝的主要作用圖形轉(zhuǎn)換：將設(shè)計(jì)在掩膜版(類(lèi)似于照相底片)上的圖形轉(zhuǎn)移到半導(dǎo)體單晶片上摻雜：根據(jù)設(shè)計(jì)的需要，將各種雜質(zhì)摻雜在需要的位置上，形成晶體管、接觸等制膜：制作各種材料的薄膜*圖形轉(zhuǎn)換：光刻光刻三要素：光刻膠、掩膜版和光刻機(jī)；光刻的基本要素是掩模板和光刻膠。光刻工序：光刻膠的涂覆爆光顯影刻蝕去膠光刻的目的就是在二氧化硅或金屬薄膜上面刻蝕出與Mask上完全對(duì)應(yīng)的幾何圖形，從而實(shí)現(xiàn)選擇性摻雜、腐蝕、氧化等目的。幾種常見(jiàn)的光刻方法接觸式光刻：分辨率較高，但是容易造成掩膜版和光刻膠膜的損傷。接近式曝光：在硅片和掩膜版之間有一個(gè)很小的間隙(1025mm)，可以大大減小掩膜版的損傷，分辨率較低投影式曝

20、光：利用透鏡或反射鏡將掩膜版上的圖形投影到襯底上的曝光方法，目前用的最多的曝光方式常用的腐蝕方法分為濕法刻蝕和干法刻蝕濕法刻蝕：利用液態(tài)化學(xué)試劑或溶液通過(guò)化學(xué)反應(yīng)進(jìn)行刻蝕的方法，用在線條較大的IC(3mm)；優(yōu)點(diǎn)：選擇性好；重復(fù)性好；生產(chǎn)效率高；設(shè)備簡(jiǎn)單；成本低；缺點(diǎn)：鉆蝕嚴(yán)重；對(duì)圖形的控制性差；廣泛應(yīng)用在半導(dǎo)體工藝中：磨片、拋光、清洗、腐蝕；干法刻蝕：主要指利用低壓放電產(chǎn)生的等離子體中的離子或游離基(處于激發(fā)態(tài)的分子、原子及各種原子基團(tuán)等)與材料發(fā)生化學(xué)反應(yīng)或通過(guò)轟擊等物理作用而達(dá)到刻蝕的目的優(yōu)點(diǎn)：各項(xiàng)異性好，可以高保真的轉(zhuǎn)移光刻圖形；*摻雜將需要的雜質(zhì)摻入特定的半導(dǎo)體區(qū)域中，以達(dá)到改變半導(dǎo)

21、體電學(xué)性質(zhì)，形成PN結(jié)、電阻、歐姆接觸擴(kuò)散法（diffusion）是將摻雜氣體導(dǎo)入放有硅片的高溫爐中，將雜質(zhì)擴(kuò)散到硅片內(nèi)的一種方法。有以下兩種擴(kuò)散方式離子注入：將具有很高能量的雜質(zhì)離子射入半導(dǎo)體襯底中的摻雜技術(shù)，摻雜深度由注入雜質(zhì)離子的能量和質(zhì)量決定，摻雜濃度由注入雜質(zhì)離子的數(shù)目(劑量)決定.（需要進(jìn)行退火處理）.。離子注入目前已成為集成電路工藝中主要的雜質(zhì)摻雜技術(shù)退火：也叫熱處理，集成電路工藝中所有的在氮?dú)獾炔换顫姎夥罩羞M(jìn)行的熱處理過(guò)程都可以稱(chēng)為退火。退火作用：1、激活雜質(zhì)：使不在晶格位置上的離子運(yùn)動(dòng)到晶格位置，以便具有電活性，產(chǎn)生自由載流子，起到雜質(zhì)的作用；2、消除晶格損傷引起的晶體缺陷；

22、*制膜氧化硅層的作用：在MOS電路中作為MOS器件的絕緣柵介質(zhì)，器件的組成部分?jǐn)U散時(shí)的掩蔽層，離子注入的(有時(shí)與光刻膠、Si3N4層一起使用)阻擋層作為集成電路的隔離介質(zhì)材料作為電容器的絕緣介質(zhì)材料作為多層金屬互連層之間的介質(zhì)材料作為對(duì)器件和電路進(jìn)行鈍化的鈍化層材料制作二氧化硅層的方法：熱氧化法干氧氧化水蒸汽氧化濕氧氧化 干氧濕氧干氧(簡(jiǎn)稱(chēng)干濕干)氧化法氫氧合成氧化化學(xué)氣相淀積法(CVD):APCVD、LPCVD、PECVD熱分解淀積法(PVD):蒸發(fā)、濺射濺射法2 簡(jiǎn)述光刻的工藝過(guò)程第五章 集成電路設(shè)計(jì)1 層次化、結(jié)構(gòu)化設(shè)計(jì)概念，集成電路設(shè)計(jì)域和設(shè)計(jì)層次分層分級(jí)設(shè)計(jì)和模塊化設(shè)計(jì)將一個(gè)復(fù)雜的集

23、成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。從層次和域表示分層分級(jí)設(shè)計(jì)思想 域：行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn) 層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱(chēng)RTL級(jí))、 邏輯級(jí)與電路級(jí)2 什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)

24、化，設(shè)計(jì)出滿足要求的集成電路。3 集成電路設(shè)計(jì)流程，三個(gè)設(shè)計(jì)步驟n 系統(tǒng)功能設(shè)計(jì)n 邏輯和電路設(shè)計(jì)n 版圖設(shè)計(jì)4 模擬電路和數(shù)字電路設(shè)計(jì)各自的特點(diǎn)和流程A.數(shù)字電路：RTL級(jí)描述 邏輯綜合(Synopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化 難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行邏輯模擬電路實(shí)現(xiàn)(包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫(kù)完成；沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶(hù)自己的單元庫(kù)；單元庫(kù)：一組單元電路的集合；經(jīng)過(guò)優(yōu)化設(shè)

25、計(jì)、并通過(guò)設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。單元庫(kù)由廠家(Foundary)提供，也可由用戶(hù)自行建立B. 模擬電路：尚無(wú)良好的綜合軟件 RTL級(jí)仿真通過(guò)后，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì) 原理圖輸入 電路模擬與驗(yàn)證 模擬單元庫(kù)邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖。軟件支持：原理圖軟件、邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件 (EDA軟件系統(tǒng)中已集成)。5 版圖驗(yàn)證和檢查包括哪些內(nèi)容？如何實(shí)現(xiàn)？ DRC(Design Rule Check)：幾何設(shè)計(jì)規(guī)則檢查；對(duì)IC的版圖做幾何空間檢查，保證能在特定的

26、工藝條件下實(shí)現(xiàn)所設(shè)計(jì)的電路，并保證一定的成品率； ERC(Electrical Rule Check)：電學(xué)規(guī)則檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性； LVS(Loyout versus Schematic)：網(wǎng)表一致性檢查；將版圖提出的網(wǎng)表和原理圖的網(wǎng)表進(jìn)行比較，檢查電路連接關(guān)系是否正確，MOS晶體管的長(zhǎng)/寬尺寸是否匹配，電阻/電容值是否正確等；LPE(Layout Parameter Extraction)：版圖寄生參數(shù)提??；從版圖中提取晶體管的尺寸、結(jié)點(diǎn)的寄生電容、連線的寄生電阻等參數(shù)，并產(chǎn)生SPICE格式的網(wǎng)表，用于后仿真驗(yàn)證；

27、POSTSIM：后仿真，檢查版圖寄生參數(shù)對(duì)設(shè)計(jì)的影響；提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等，并產(chǎn)生測(cè)試向量。6 版圖設(shè)計(jì)規(guī)則概念，為什么需要指定版圖設(shè)計(jì)規(guī)則，版圖設(shè)計(jì)規(guī)則主要內(nèi)容以及表示方法。什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。芯片上每個(gè)器件以及互連線都占

28、有有限的面積。它們的幾何圖形由電路設(shè)計(jì)者來(lái)確定。（從圖形如何精確地光刻到芯片上出發(fā)，可以確定一些對(duì)幾何圖形的最小尺寸限制規(guī)則，這些規(guī)則被稱(chēng)為設(shè)計(jì)規(guī)則）制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來(lái)的問(wèn)題，盡可能地提高電路制備的成品率內(nèi)容：Design Rule通常包括相同層和不同層之間的下列規(guī)定： 最小線寬 Minimum Width 最小間距 Minimum Spacing 最小延伸 Minimum Extension 最小包圍 Minimum Enclosure 最小覆蓋 Minimum Overlay表示方法：以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）

29、約定為的倍數(shù)， 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。 優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸 舉例：見(jiàn)書(shū)P135 以微米為單位：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理度；簡(jiǎn)化度不高 舉例：見(jiàn)書(shū)P1377 集成電路設(shè)計(jì)方法分類(lèi)全定制、半定制、PLD8 標(biāo)準(zhǔn)單元/門(mén)陣列的概念，優(yōu)點(diǎn)/缺點(diǎn)，設(shè)計(jì)流程門(mén)陣列：（設(shè)計(jì)流程） 概念：形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片 根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金

30、屬連線版，單元內(nèi)部連線及單元間連線實(shí)現(xiàn)所需電路功能 采用母片半定制技術(shù)門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi);速度較低；功耗較大。標(biāo)準(zhǔn)單元：（設(shè)計(jì)流程） 一種庫(kù)單元設(shè)計(jì)方法，屬基于單元的布圖方法需要全套掩膜版：定制方法 概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來(lái)，形成所需的專(zhuān)用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒(méi)

31、有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。 SC方法特點(diǎn)：需要全套掩膜版，屬于定制設(shè)計(jì)方法門(mén)陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距 標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大較高的芯片利用率和連線布通率依賴(lài)于標(biāo)準(zhǔn)單元庫(kù)，SC庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工藝更新時(shí)適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)9 PLD設(shè)計(jì)方法的特點(diǎn)，F(xiàn)PGA/CPLD的概念概念：用戶(hù)通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專(zhuān)用集成電路編程方式：現(xiàn)場(chǎng)編程：采用熔斷絲、電寫(xiě)入等方法對(duì)已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子

32、工藝，利用相應(yīng)的開(kāi)發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。掩膜編程：通過(guò)設(shè)計(jì)掩膜版圖來(lái)實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)。PLD和FPGA設(shè)計(jì)方法的特點(diǎn)現(xiàn)場(chǎng)編程： 功能、邏輯設(shè)計(jì) 網(wǎng)表 編程文件 PLD器件 硬件編程器 編程軟件 掩膜編程：PLA版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開(kāi)發(fā)FPGA與CPLD的區(qū)別：1、 CPLD FPGA內(nèi)部結(jié)構(gòu) Productterm Lookup Table程序存儲(chǔ)內(nèi)部EEPROMSRAM， 外掛EEPROM資源類(lèi)型組合電路資源豐富 觸發(fā)器資

33、源豐富集成度 低 高使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法速度 慢 快其他資源 EAB，鎖相環(huán)保密性 可加密 一般不能保密2、FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫(xiě)入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。3、FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資

34、源相對(duì)較少。4、FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過(guò)高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。5、FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時(shí)不易控制，要求開(kāi)發(fā)軟件允許工程師對(duì)關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長(zhǎng)度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時(shí)上的

35、差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。10 試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。門(mén)陣列設(shè)計(jì)方法：半定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制 11 標(biāo)準(zhǔn)單元庫(kù)中的單元的主要描述形式有哪些？分別在IC設(shè)計(jì)的什么階段應(yīng)用？ 標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證描述電路單元在不同層級(jí)的屬性的一組數(shù)據(jù)邏輯符號(hào)（L）：?jiǎn)卧Q(chēng)與符號(hào)、I/O端：用于邏輯圖功能描述電路結(jié)構(gòu)、電學(xué)指標(biāo)拓?fù)浒鎴D（O）：拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱(chēng)掩膜版圖（A） 不同設(shè)計(jì)階段調(diào)用不同描述12 集成電路的可測(cè)性

36、設(shè)計(jì)是指什么？什么是可測(cè)性設(shè)計(jì)？在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài)可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài)第六章 集成電路設(shè)計(jì)的EDA系統(tǒng)1. ICCAD主要有哪幾類(lèi)，主要作用流行的CAD系統(tǒng)：Cadence, Mentor Graphics, Viewlogic, Compass，Panda等，統(tǒng)稱(chēng)EDA系統(tǒng)。 ICCAD系統(tǒng)的理想作用：實(shí)現(xiàn)完全的自動(dòng)化設(shè)計(jì)，設(shè)計(jì)出各種各樣的電路2. VHDL語(yǔ)言的用途（1）對(duì)IC設(shè)計(jì)，支持從系統(tǒng)級(jí)到門(mén)和器件級(jí)的電路描述，并具有在不同設(shè)計(jì)層次上

37、的模擬驗(yàn)證機(jī)制（2）可作為綜合軟件的輸入語(yǔ)言，支持電路描述由高層向低層的轉(zhuǎn)換3.VHDL設(shè)計(jì)要素：實(shí)體、結(jié)構(gòu)體、配置、程序包和庫(kù)，各自的概念和作用實(shí)體Entity描述電路的I/O端口結(jié)構(gòu)體Architecture描述電路的內(nèi)部組成或者內(nèi)部功能，對(duì)應(yīng)于一個(gè)Entity，但可以有多個(gè)結(jié)構(gòu)體；配置Configuration決定使用哪一個(gè)Architecture被使用Package/Package Body（程序包）：公共類(lèi)型、常數(shù)、元件說(shuō)明和子程序定義等Library：共享單元，實(shí)體，程序包等4. VHDL并行信號(hào)賦值語(yǔ)句的硬件行為模型5. VHDL描述電路的風(fēng)格結(jié)構(gòu)體對(duì)電路描述的方式：結(jié)構(gòu)描述描述

38、電路由哪些模塊、如何連接構(gòu)成的；數(shù)據(jù)流描述使用VHDL內(nèi)建的運(yùn)算符描述電路的輸入輸出關(guān)系；行為描述使用進(jìn)程語(yǔ)句，描述電路的行為或者算法；6. 信號(hào)、變量的區(qū)別信號(hào)：信號(hào)是VHDL中實(shí)體之間、進(jìn)程語(yǔ)句之間以及其他并行語(yǔ)句之間動(dòng)態(tài)數(shù)據(jù)交換的媒介，通過(guò)信號(hào)可以把不同的實(shí)體連在一起形成更大的設(shè)計(jì)模塊。變量：變量是在進(jìn)程語(yǔ)句和子程序中用來(lái)存儲(chǔ)局部數(shù)據(jù)的。在仿真過(guò)程中，對(duì)于信號(hào)的賦值要花費(fèi)模擬時(shí)間來(lái)處理，新值不是立即就傳遞給信號(hào)的，但對(duì)于變量的賦值卻是立即生效的。 7. 什么是進(jìn)程語(yǔ)句，什么是敏感量表VHDL中描述行為的基本單位是進(jìn)程，由進(jìn)程語(yǔ)句描述敏感量表：進(jìn)程中帶有的信號(hào)名列表，當(dāng)表中任一信號(hào)值發(fā)生變

39、化時(shí)，進(jìn)程就從頭至尾執(zhí)行一次8. 什么是事件，什么是模擬周期什么是事件？信號(hào)的邏輯值發(fā)生變化模擬周期：在時(shí)刻t，從一些信號(hào)更新、若干進(jìn)程被激活到進(jìn)程被掛起；9. 如何用VHDL產(chǎn)生信號(hào)激勵(lì)，時(shí)鐘激勵(lì)10. 什么是綜合？綜合過(guò)程有幾個(gè)步驟。從設(shè)計(jì)的高層次向低層次轉(zhuǎn)換的過(guò)程，是一種自動(dòng)設(shè)計(jì)的過(guò)程 一種專(zhuān)家系統(tǒng) （1） 輸入的行為描述編譯 （2） 中間數(shù)據(jù)結(jié)構(gòu) 數(shù)據(jù)流綜合子系統(tǒng)、控制流綜合子系統(tǒng) （3）數(shù)據(jù)通道和控制部分（RTL級(jí)網(wǎng)表） 模擬驗(yàn)證 RTL兩級(jí)工藝映射 （4）工藝相關(guān)的結(jié)構(gòu) 邏輯圖自動(dòng)生成 （5） 邏輯圖 模擬驗(yàn)證11. 什么是電路模擬？其在IC設(shè)計(jì)中的作用根據(jù)電路的拓?fù)浣Y(jié)構(gòu)和元件參數(shù)

40、將電路問(wèn)題轉(zhuǎn)換成適當(dāng)?shù)臄?shù)學(xué)方程并求解，根據(jù)計(jì)算結(jié)果檢驗(yàn)電路設(shè)計(jì)的正確性版圖設(shè)計(jì)前的電路設(shè)計(jì)，保證電路正確(包括電路結(jié)構(gòu)和元件參數(shù))有單元庫(kù)支持：?jiǎn)卧孪冉?jīng)過(guò)電路模擬無(wú)單元庫(kù)支持的全定制設(shè)計(jì)：由底向上，首先對(duì)單元門(mén)電路進(jìn)行電路設(shè)計(jì)、電路模擬，依此進(jìn)行版圖設(shè)計(jì)，直至整個(gè)電路后仿真：考慮了寄生參數(shù)，由電路模擬預(yù)測(cè)電路性能12. SPICE主要可以完成哪些主要的電路分析直流分析：典型的是求解直流轉(zhuǎn)移特性(.DC)，輸入加掃描電壓或電流，求輸出和其他節(jié)點(diǎn)（元件連接處）電壓或支路電流；還有 .TF、.OP、.SENSE交流分析(.AC)：以頻率為變量，在不同的頻率上求出穩(wěn)態(tài)下輸出和其他節(jié)點(diǎn)電壓或支路電流的

41、幅值和相位。噪聲分析和失真分析瞬態(tài)分析(.TRAN)：以時(shí)間為變量，輸入加隨時(shí)間變化的信號(hào)，計(jì)算輸出和其節(jié)點(diǎn)電壓或支路電流的瞬態(tài)值。溫度特性分析(.TEMP)：不同溫度下進(jìn)行上述分析，求出電路的溫度特性13. 試述器件模擬和工藝模擬的基本概念。器件模擬概念：給定器件結(jié)構(gòu)和摻雜分布，采用數(shù)值方法直接求解器件的基本方程，得到直流(DC)、交流(AC)、瞬態(tài)特性和某些電學(xué)參數(shù)工藝模擬概念：對(duì)工藝過(guò)程建立數(shù)學(xué)模型，在某些已知工藝參數(shù)的情況下，對(duì)工藝過(guò)程進(jìn)行數(shù)值求解，計(jì)算經(jīng)過(guò)該工序后的雜質(zhì)濃度分布、結(jié)構(gòu)特性變化（厚度和寬度變化）或應(yīng)力變化（氧化、薄膜淀積、熱過(guò)程等引起）。 14.試述面向事件的模擬算法的

42、基本思路。15. 列出邏輯模擬中的主要延遲模型，并給出簡(jiǎn)單說(shuō)明。元件的延遲模型和信號(hào)模型 元件的延遲模型：檢查時(shí)序關(guān)系、反映競(jìng)爭(zhēng)和冒險(xiǎn)等現(xiàn)象；調(diào)用的門(mén)單元中已含有不同延遲模型信息 零延遲：認(rèn)為所有元件的延遲都為0，檢查邏輯關(guān)系正確性，適合于組合邏輯和同步時(shí)序 單位延遲：認(rèn)為所有元件的延遲都相同，僅用于檢查邏輯關(guān)系正確性 指定延遲：不同元件或不同的元件類(lèi)型指定不同的延遲；指定上升、下降時(shí)間；可用于尖峰分析 最大-最小延遲：對(duì)每種元件指定最大和最小延遲時(shí)間，可用于分析電路出現(xiàn)競(jìng)爭(zhēng)的條件。 慣性延遲：可抑制尖峰16.用SPICE模擬軟件模擬一個(gè)E/D NMOS反相器的直流輸出特性，請(qǐng)寫(xiě)出相應(yīng)的輸入文

43、件。第七章 幾種重要的特種微電子器件1 光電器件主要包括哪幾類(lèi)？? 答：光電子器件：光子和電子共同起作用的半導(dǎo)體器件，其中光子擔(dān)任主要角色。主要包括三大類(lèi)：Ø 發(fā)光器件：將電能轉(zhuǎn)換為光能ü 發(fā)光二極管(Light Emitting Diode，縮寫(xiě)為L(zhǎng)ED)ü 半導(dǎo)體激光器Ø 太陽(yáng)能電池：將光能轉(zhuǎn)換為電能Ø 光電探測(cè)器：利用電子學(xué)方法檢測(cè)光信號(hào)的2 半導(dǎo)體發(fā)光器件的基本原理是什么？? 答：半導(dǎo)體發(fā)射激光，即要實(shí)現(xiàn)受激發(fā)射，必須滿足下面三個(gè)條件：Ø 通過(guò)施加偏壓等方法將電子從能量較低的價(jià)帶激發(fā)到能量較高的導(dǎo)帶，產(chǎn)生足夠多的電子空穴對(duì)，導(dǎo)致粒子數(shù)分布發(fā)生反轉(zhuǎn)Ø 形成光諧振腔，使受激輻射光子增生，產(chǎn)生受激振蕩，導(dǎo)致產(chǎn)生的激光沿諧振腔方向發(fā)射Ø 滿足一定的閾值條件，使電子增益大于電子損耗，即激光器的電流密度必須大于產(chǎn)生受激發(fā)射的電流密度閾值第八章 微機(jī)電系統(tǒng)1MEMS工藝與微電子工藝技術(shù)有哪些區(qū)別。答：Micro-Electro-Mechanical Systems，MEMS是指集微型傳感器、微型執(zhí)行器、信號(hào)處理和控制電路、接口電路、通信系統(tǒng)以及電源于一體的微型機(jī)電系統(tǒng)。MEMS 微小型、智能、集成、高可靠