QuartusII時(shí)鐘約束概念

1、Quartus II Handbook. Volume 3 6-28時(shí)鐘約束（Clock Specification約束所有時(shí)鐘（包括你的設(shè)計(jì)中特有的時(shí)鐘）對(duì)準(zhǔn)確的時(shí)序分析結(jié)果而言是 必不可少的。Quartus II TimeQuest Timi ng An alyze為各種各樣的時(shí)鐘配置和典型 時(shí)鐘提供許多SD（命令。這個(gè)章節(jié)將介紹SDC可用的應(yīng)用編程接口，以及描述指定的時(shí)鐘特性。時(shí)鐘（Clocks）使用create_clock命令為任何register, port或pin進(jìn)行時(shí)鐘特性描述，使其具有獨(dú)一的時(shí)鐘特性。例6-2展示了 create_clock命令：Example 6-2. cre

2、ate_clock Comma ndcreate_clock-period <period value-n ame <clock n ame>-waveform <edge list>-add<targets>Table 6-6. create_clock Comma nd Opti ons選項(xiàng)描述-period <period value>指定時(shí)鐘周期-n ame <clock n ame>指定時(shí)鐘名稱（不一定是約束時(shí)鐘的節(jié)點(diǎn)名稱）-waveform <edge list>指定時(shí)鐘上升沿/下降沿-add可以對(duì)一個(gè)時(shí)

3、鐘節(jié)點(diǎn)進(jìn)行多個(gè)時(shí)鐘約束<targets>指定你要約束的時(shí)鐘（目標(biāo)節(jié)點(diǎn)）Example 6£約束時(shí)鐘頻率100MHz,占空比50%, 0ns上升沿，5ns下降沿Example 6. 100MHz Clock Creationcreate_clock -period 10 -vaveform 0 5 elkExample 6F和上例相差90度的相位。Example 6. 100MHz Shifted by 90 Degrees Clock Creation create_clock -period 10 -vaveform 2.5 7.5 clk_sys使用 create_c

4、lock 命令約束時(shí)鐘缺省的 source Latency 值為 0。 Quartus IITimeQuest Timing Analyzer自動(dòng)為非虛擬時(shí)鐘(non-virtual clocks)計(jì)算時(shí)鐘網(wǎng)絡(luò) 延時(shí)( clocks'net vork latency)。Quartus II Handbook, Volume 3 6-29 生成時(shí)鐘( Generated Clocks)Quartus II TimeQuest Timi ng An alyzer可以把修改或改變主時(shí)鐘(或者引入時(shí) 鐘)特性的分頻時(shí)鐘、波紋時(shí)鐘和電路作為生成時(shí)鐘。你可以定義這 些電路的 輸出作為 生成時(shí)鐘 。

5、這些定 義可以讓 Quartus II TimeQuest Timing Analyzer 分析這些時(shí)鐘以及關(guān)聯(lián)的時(shí)鐘網(wǎng)絡(luò)延時(shí)( netvork latency)。使用create_generated_clock命令定義生成時(shí)鐘。Example 6-5. create_ge nerated_clock Comma ndcreate_generated_clock-name <clock name>-source <master pin>-edges <edge list>-edge_shift <shift list>-divide_by <

6、;factor>-multiply_by <factor>-duty_cycle <percent>-add-invert-master_clock <clock> -phase <phase> -offset <offset> <targets>Table 67. create_ge nerated_clock Comma nd Opti ons選項(xiàng)描述-n ame <clock n ame>生成時(shí)鐘名-source <master pin>指定被設(shè)定的時(shí)鐘節(jié)點(diǎn)-edges <edge

7、 list> |-edge_shift <shift list>-edges指定和主時(shí)鐘的上升沿和下降沿有關(guān)的新的 上升沿和下降沿-divide_by <factor> |-multiply_by <factor>-divide_by和-multiply_by要素是基于第一個(gè)時(shí)鐘上升沿，通過(guò)vfactor設(shè)定來(lái)延長(zhǎng)或者縮短指定要素的 波形-duty_cycle <perce nt>指定生成時(shí)鐘的占空比-add允許你對(duì)同一個(gè)管腳添加多個(gè)時(shí)鐘約束-in vert-master_clock <clock>用于主管腳上有多個(gè)時(shí)鐘存在時(shí)指

8、定一個(gè)主時(shí)鐘-phase <phase>指定生成時(shí)鐘的相位-offset <offset>指定生成時(shí)鐘的偏移<targets>指定被分配到的目標(biāo)管腳源延時(shí)是由于從主時(shí)鐘（不一定是主管腳）開(kāi)始的時(shí)鐘網(wǎng)絡(luò)延時(shí)所致。你可 以使用set_clock_latency ource命令約束源延時(shí)。Figure 6-7展示了如何產(chǎn)生一個(gè)基于10ns時(shí)鐘的反向生成時(shí)鐘：Figure 6 7. Gen erat ing an Inv erted Clockcreate_clock -period 10 get_ports clkcreate_ge nerated_clock -

9、divide_by 1 -in vert -source get_registers clk get_registers gen| clkregEdges 12345679elkgen|dkreg10 2030Figure 6-8展示了如何使用-edges和-edge_shift選項(xiàng)以改變生成時(shí)鐘。Figure 6 8. Edges and Edge Shifti ng a Gen erated Clockcreate_clock -period 10 -waveform 0 5 get_ports elk# Creates a divide-by-t clockcreate_ge nerat

10、ed_clock -source get_ports clk -edges 1 3 5 get_registers clkdivA|clkreg# Creates a divide-by-2 clock in depe ndent of the master clocks' duty cycle (now50%)create_ge nerated_clock -source get_ports clk -edges 1 1 5 -edge_shift 0 2.50 clkdtvA|dkregclkdivB|dkregTimeI I I0 10 2030Figure 6 9展示了 -mu

11、ltiply_by選項(xiàng)對(duì)生成時(shí)鐘的影響。Figure 6 9. Multiplyi ng a Gen erated Clockcreate_clock -period 10 -waveform 0 5 get_ports clk# Creates a multiply-by-2 clockcreate_ge nerated_clock -source get_ports elk -multiply_by 2 get_registers dkdkmult|cllkregTima 0102030Quartus II Handbook. Volume 3 6-32虛擬時(shí)鐘 Virtual Clock

12、s虛擬時(shí)鐘是一個(gè)在設(shè)計(jì)中沒(méi)有真正源或者說(shuō)與設(shè)計(jì)沒(méi)有直接關(guān)系的一個(gè)時(shí) 鐘。例如，如果一個(gè)時(shí)鐘不是設(shè)計(jì)中的時(shí)鐘，而僅僅作為一個(gè)外部器件的時(shí)鐘源， 并且外部器件和該設(shè)計(jì)有輸入或者輸出的管腳，那么就認(rèn)為這個(gè)時(shí)鐘是虛擬時(shí) 鐘。使用create_clock命令創(chuàng)造一個(gè)虛擬時(shí)鐘，對(duì)源選項(xiàng)沒(méi)有指定值。你可以使用set_input_delay和set_output_delay約束虛擬時(shí)鐘。Figure 6-20展示了 Quartus II TimeQuest Timing Analyzer若要正確的分析外部 寄存器和內(nèi)部設(shè)計(jì)邏輯之間的關(guān)系，在何處需要設(shè)置虛擬時(shí)鐘的實(shí)例。雖然名為virt_clk的晶振沒(méi)有和Alt

13、era器件直接相互作用，但是擔(dān)當(dāng)起了外部寄存器的源 時(shí)鐘的角色，所以時(shí)鐘virt_clk必須申明。Example 6-6展示了定義一個(gè)周期10ns，名為virt_clk，50%占空比，上升沿 在Ons的虛擬時(shí)鐘的命令。虛擬時(shí)鐘用于作為輸出延時(shí)約束的時(shí)鐘源。Figure 620. Virtual Clock Board Topology在你產(chǎn)生虛擬時(shí)鐘之后，你可以執(zhí)行register-to-register的分析報(bào)告（在Altera 器件和外部器件的寄存器之間）。Example 6-6.虛擬時(shí)鐘 Example 1#create base clock for the desig ncreate_

14、clock -period 5 get_ports system_clk#create the virtual clock for the exter nal registercreate_clock -period 10 -n ame virt_clk -waveform 0 5 #set the output delay refere ncing the virtual clockset_output_delay -clock virt_clk -max 1.5 get_ports dataoutExample 6-7展示了產(chǎn)生一個(gè)周期為10ns,占空比為50%,相移90度虛擬時(shí) 鐘的命令

15、。Example 6-7. Virtual Clock Example 2create_clock -n ame virt_clk -period 10 -vaveform 2.5 7.5 Quartus II Handbook. Volume 3 6-33多頻時(shí)鐘 Multi-Frequency Clocks某些情況下在設(shè)計(jì)中會(huì)有很多個(gè)時(shí)鐘源提供時(shí)鐘信號(hào)。增加的時(shí)鐘也許扮演一個(gè)低頻率低功耗時(shí)鐘的角色。在分析這種設(shè)計(jì)時(shí)，create_clock命令提供了 -add 選項(xiàng)讓你添加多個(gè)時(shí)鐘節(jié)點(diǎn)。Example 6-8展示了時(shí)鐘周期為10ns的節(jié)點(diǎn)clk,然后對(duì)同一個(gè)節(jié)點(diǎn)添加時(shí)鐘周期為15ns的時(shí)鐘

16、。Quartus II TimeQuest Timing Analyzer在執(zhí)行時(shí)序分析時(shí)兩個(gè)時(shí)鐘都用到了。Example 6-8. Multi-Freque ncy Examplecreate_clock -period 10 -name clock_primary waveform 0 5 get_ports clkcreate_clock -period 15 -name clock_secondary -waveform 0 7.5 get_portsclk -addQuartus II Handbook. Volume 3 6-34自動(dòng)時(shí)鐘檢測(cè) Automatic Clock Det

17、ection想要為你的設(shè)計(jì)中所有的時(shí)鐘節(jié)點(diǎn)自動(dòng)添加時(shí)鐘約束，那么就使用 derive_clocks命令。這個(gè)命令從管腳或者寄存器生成時(shí)鐘以確保設(shè)計(jì)中的每個(gè)寄 存器都有時(shí)鐘。Example 6-9 展示了 derive_clocks命令選項(xiàng)。Example 69 derive_clocks Comma ndderive_clocks-period <period value>-waveform <edge list>Table 6-8 describes the opti ons for the derive_clocks comma nd.選項(xiàng)描述-period <

18、;period value>指定時(shí)鐘周期，你也可以指定時(shí)鐘頻率如下：-period <num> MHz-waveform <edge list>指定沿變化時(shí)刻derive_clocks命令不能為PLLs輸出時(shí)鐘進(jìn)行約束。derive_clocks命令相當(dāng)于使用create_clock命令為每個(gè)寄存器或者管腳產(chǎn)生時(shí)鐘Quartus II Handbook. Volume 3 6-35 鎖相環(huán)時(shí)鐘 Derive PLL ClocksPLLs（鎖相環(huán)）在Altera器件中被用于時(shí)鐘管理和綜合。你可以定制基于你 設(shè)計(jì)需要的PLL1出時(shí)鐘約束。因?yàn)樗械臅r(shí)鐘節(jié)點(diǎn)應(yīng)該有一個(gè)共

19、同的時(shí)鐘基準(zhǔn)， 故所有的PLL輸出應(yīng)該有一個(gè)關(guān)聯(lián)時(shí)鐘。你可以使用create_generated_clock命令手動(dòng)添加一個(gè)作為PLL輸出的基準(zhǔn)時(shí) 鐘，或者你也可以使用derive_pll_clocks命令自動(dòng)搜尋時(shí)序網(wǎng)表并通過(guò)設(shè)置指定 PLL輸出來(lái)產(chǎn)生時(shí)鐘。使用derive_pll_clocks命令為PLL輸出自動(dòng)產(chǎn)生時(shí)鐘的實(shí)例如下：derive_pll_clocks -use_tan_nameTable 69 derive_pll_clocks Comma nd Opti ons選項(xiàng)描述-use_ta n_n ame缺省下，時(shí)鐘名為輸出時(shí)鐘名字。這個(gè)選項(xiàng)使用的網(wǎng)絡(luò)名字類似于在Quartus

20、 II Classic TimingAn alyzer中使用的。derive_pll_clocks命令調(diào)用create_generated_clock命令以產(chǎn)生PLL輸出的生成時(shí)鐘。create_generated_clock 命令的 source 是 PLL 的輸入時(shí)鐘。derive_pll_clocks 命令的前后已固定，你必須手動(dòng)為PLL生成一個(gè)輸入時(shí)鐘節(jié)點(diǎn)。如果 PLL的輸入時(shí)鐘節(jié)點(diǎn)未被定義好，報(bào)告中不會(huì)出現(xiàn)PLL輸出的時(shí)鐘。取而代之的，當(dāng)時(shí)序網(wǎng)表更新后，Quartus II TimeQuest Timing Analyze發(fā)出一個(gè)類似于 Figure 6-0 的警 告信息。Examp

21、le 6-0. Warni ng MessageWarning: The master clock for this clock assig nment could not be derived.Clock: <n ame of PLL output clock pin n ame> was not created.你可以把derive_pll_clocks命令添加到你 的SDC文件中，以使得 derive_pll_clocks命令可以自動(dòng)檢測(cè)PLL的任何變化。derive_pll_clocks在你的SDC 文件中，每次讀取該文件，PLL輸出時(shí)鐘腳的create_generated

22、_clock命令就將生 成。如果在derive_pll_clock命令后使用write_sdc命令，新的SDC文件包含了獨(dú)立的PLL輸出時(shí)鐘管腳的create_generated_clock命令，并且不是derive_pll_clocks 命令。任何PLL屬性的變化不會(huì)自動(dòng)的反應(yīng)到新的SDC文件中。你必須通過(guò)寫(xiě)入derive_pll_clocks命令手動(dòng)更新新的 SDC文件中的 create_generated_clock命令（反 映PLL的變化）。通過(guò)添加適當(dāng)?shù)膍ulticycle約束計(jì)算不確定因素，derive_pll_clocks將約束設(shè) 計(jì)中的任何LVDS傳送和LVDS接收。例如，F(xiàn)i

23、gure 62展示了一個(gè)寄存器到寄存器路徑的單一PLL設(shè)計(jì)。Figure 6-21. Simple PLL Design使用derive_pll_clocks命令自動(dòng)約束 PLL當(dāng)Figure 621的設(shè)計(jì)中使用到這 個(gè)命令，將產(chǎn)生 Example 6-1的信息。Example 61. derive_pll_clocks Gen erated MessagesInfo:Info: Derivi ng PLL Clocks:Info: create_generated_clock -source pll_inst|altpll_component|pll|inclk0 -divide_by 2

24、-n amepll_i nst|altpll_comp onen t|pll|CLK0 pll_i nst|altpll_comp onen t|pll|clk0Info:名為pll_inst|altpll_component|pll|inclk0的節(jié)點(diǎn)用于作為PLL輸入時(shí)鐘腳的 源參考選項(xiàng)。此外，PLL輸出時(shí)鐘的名字是PLL輸出時(shí)鐘節(jié)點(diǎn) pll_i nst|altpll_compo nen t|pll|clk0。如果PLL處于時(shí)鐘替換模式，PLL輸出時(shí)鐘將產(chǎn)生多時(shí)鐘；一個(gè)是主要輸入 時(shí)鐘（例如inclk0），另一個(gè)是次要輸入時(shí)鐘（例如inclk1）。假若那樣的話， 你可以使用set_cock

25、_groups命令加上-exclusive選項(xiàng)以削減主要和次要輸出時(shí) 鐘。在你可以為這個(gè)設(shè)計(jì)產(chǎn)生任何報(bào)告之前，你必須為PLL輸入時(shí)鐘管腳產(chǎn)生一個(gè)基本時(shí)鐘，使用類似下面的命令：create_clock -period 5 get_ports pll_inclk你不用在PLL的輸入時(shí)鐘管腳pll_inst|altpll_component|pll|inclkO 上產(chǎn)生基本時(shí)鐘。PLL輸入時(shí)鐘管腳產(chǎn)生所有的扇出時(shí)鐘管腳，包括PLL輸入時(shí)鐘管腳。Quartus II Handbook, Volume 3 6-37缺省時(shí)鐘約束 Default Clock Constraints為了提供徹底的時(shí)鐘分析，如

26、果你的設(shè)計(jì)中沒(méi)有基本時(shí)鐘約束， Quartus II TimeQuest Timing Analyzer 在缺省時(shí)會(huì)自動(dòng)的檢測(cè)所有未被約束的時(shí)鐘節(jié)點(diǎn)。 Quartus II TimeQuest Timi ng An alyzer使用以下命令產(chǎn)生1GHz的時(shí)鐘約束你的未 約束時(shí)鐘：derive_clocks -period 1獨(dú)立的時(shí)鐘約束（例如，create_clock, create_generated_clock可能會(huì)出現(xiàn)在 設(shè)計(jì)中。這將導(dǎo)致不切實(shí)際的分析設(shè)計(jì)中的時(shí)序要求。derive_clocks的使用應(yīng)該避免出現(xiàn)在最終的時(shí)序里。缺省時(shí)鐘約束僅僅被用于 Quartus II TimeQu

27、est Timi ng An alyze檢測(cè)所有沒(méi)有 時(shí)鐘連接的同步單元。 例如， 如果一個(gè)設(shè)計(jì)約束兩個(gè)時(shí)鐘， 而僅有一個(gè)時(shí)鐘已經(jīng) 約束了， 這將不會(huì)使用缺省時(shí)鐘約束。 然而， 如果兩個(gè)時(shí)鐘都未被約束， 那么將 會(huì)啟動(dòng)缺省時(shí)鐘約束。Quartus II Handbook, Volume 3 6-37Clock Groups設(shè)計(jì)中存在著許多時(shí)鐘，然而，并非所有時(shí)鐘都相互關(guān)聯(lián)，況且某些時(shí)鐘間 相互關(guān)聯(lián)是沒(méi)有必要的。 異步時(shí)鐘就是不相關(guān)時(shí)鐘 （異步時(shí)鐘有不同的理想時(shí)鐘 源）。專用時(shí)鐘也不一定在同一時(shí)刻激活（例如，多元時(shí)鐘） 。必須向 Quartus II TimeQuest Timi ng An a

28、lyze指明相互排斥的時(shí)鐘，從而阻止其把這些時(shí)鐘作為關(guān) 聯(lián)時(shí)鐘進(jìn)行分析。使用set_clock_groups命令指明相互排斥或者異步的時(shí)鐘。Example 6-2展示 了 set_clock_groups命令及選項(xiàng)。Example 62. set_clock_groups Comma ndset_clock_groups-as ynchronous | -exclusive-group <clock n ame>-group <clock n ame>-group <clock n ame> .Table 60 describes the opti ons

29、for the set_clock_groups comma nd.選項(xiàng)描述-as ynchronous異步時(shí)鐘激活兩個(gè)時(shí)鐘沒(méi)有相位關(guān)系并且不在同一時(shí)刻-exclusive專有時(shí)鐘一一兩個(gè)時(shí)鐘中僅有一個(gè)在特定時(shí)間激活。2選1時(shí)鐘就是專有時(shí)鐘的一個(gè)實(shí)例-group <clock n ame>指定相互獨(dú)有的時(shí)鐘名。vclock name于指定時(shí)鐘名Example 63展示了 set_clock_groups命令和等價(jià)命令 set_false_path的用法。 Example 63. set_clock_groups Example# Clocks A and C are n ever

30、active whe n clocks B and D are active set_clock_groups -exclusive -group A C -group B D# Equivale nt specificati on using false pathsset_false_path -from get_clocks A -to get_clocks B set_false_path -from get_clocks A -to get_clocks D set_false_path -from get_clocks C -to get_clocks B set_false_pat

31、h -from get_clocks C -to get_clocks D set_false_path -from get_clocks B -to get_clocks A set_false_path -from get_clocks B -to get_clocks C set_false_path -from get_clocks D -to get_clocks Aset_false_path -from get_clocks D -to get_clocks CQuartus II Handbook, Volume 3 6-39 影響時(shí)鐘特性 Clock Effect Chara

32、cteristicscreate_clock和create_ge nerated_cloc命令產(chǎn)生不涉及板級(jí)影響的理想時(shí)鐘。 這個(gè)章節(jié)描述如何計(jì)算影響時(shí)鐘特性的時(shí)鐘延時(shí)(clock late ncy)和時(shí)鐘不確定 時(shí)間( clock uncertainty)。時(shí)鐘延時(shí) Clock Latency時(shí)鐘延時(shí)(clock latency)由兩部分組成：源(source)和網(wǎng)絡(luò)(network)。 源延時(shí)(Source latency),是指從源時(shí)鐘到目的時(shí)鐘端的傳播延時(shí)(例如，一個(gè) 時(shí)鐘端口)，而網(wǎng)絡(luò)延時(shí)(network latency)是指從一個(gè)定義點(diǎn)時(shí)鐘到一個(gè)寄存器 時(shí)鐘端口的傳播延時(shí)。寄存器時(shí)

33、鐘節(jié)點(diǎn)總的延時(shí)是時(shí)鐘路徑上源和網(wǎng)絡(luò)延時(shí)之 和。set_clock_latency命令僅僅支持源延時(shí)。當(dāng)使用該命令時(shí)，-source選項(xiàng)需指定 使用set_clock_late ncy命令指定設(shè)計(jì)中的任意時(shí)鐘端口的源延時(shí) Example6-4展示了 set_clock_latency命令選項(xiàng)。Example 64. set_clock_late ncy Comma nd set_clock_latency-source-clock <clock_list>-rise | -fall-late | -early<delay><targets>Quartus II

34、 TimeQuest Timi ng An alyze 自動(dòng)計(jì)算網(wǎng)絡(luò)延時(shí)；因此， set_clock_late ncy命令僅僅指定源延時(shí)。時(shí)鐘不確定時(shí)間Clock Uncertaintyset_clock_u ncertai nty命令為時(shí)鐘或者時(shí)鐘到時(shí)鐘傳輸指定了時(shí)鐘不確定時(shí) 間或時(shí)鐘偏斜。 可以為個(gè)別的建立和保持時(shí)間指定不確定時(shí)間， 也可以為個(gè)別時(shí) 鐘傳輸指定上升沿或下降沿。Quartus II TimeQuest Timi ng An alyze為每個(gè)合適路徑數(shù)據(jù)需要時(shí)間(data required time)里扣除建立不確定時(shí)間，為每個(gè)合適路徑 的數(shù)據(jù)需要時(shí)間加上保持不確定時(shí)間。使用s

35、et_clock_u ncertai nty命令指定時(shí)鐘管腳的任意時(shí)鐘不確定時(shí)間。Example 6-5展示了 set_clock_uncertainty命令及選項(xiàng)。Example 65. set_clock_ un certa inty Comma nd and Opti ons set_clock_uncertainty-rise_from <rise from clock> | -fall_from <fall from clock> |-from <from clock>-rise_to <rise to clock> | -fall_t

36、o <fall to clock> | -to <to clock>-setup | -hold<value>Quartus II Handbook, Volume 3 6-41獲得時(shí)鐘不確定時(shí)間 Derive Clock Uncertainty使用derive_clock_uncertainty命令應(yīng)用于交互時(shí)鐘(inter-clock)內(nèi)部時(shí)鐘(intra-clock)和I/O接口的不確定時(shí)間的自動(dòng)檢測(cè)。建立和保持不確定時(shí)間都適合于時(shí)鐘到時(shí)鐘的傳輸。Example 66展示了 derive_clock_uncertainty命令選項(xiàng)。Example 6-

37、16. derive_clock_uncertainty Commandderive_clock_uncertainty-overwrite-dtwQuartus II TimeQuest Timi ng An alyze自動(dòng)的添加設(shè)計(jì)中時(shí)鐘到時(shí)鐘傳輸?shù)臅r(shí)鐘不確定時(shí)間。隨著set_clock_uncertainty命令已被應(yīng)用于源和目的時(shí)鐘對(duì)中的任 何時(shí)鐘不確定時(shí)間約束，比起由 derive_clock_u ncertai nty命令約束的時(shí)鐘不確定時(shí)間具有更高的優(yōu)先權(quán)。例如，如果 set_clock_u ncertai nty命令先指定了源時(shí)鐘CLKAS目的時(shí)鐘CLK之間的時(shí)鐘網(wǎng)絡(luò)延時(shí)。那么

38、 derive_clock_uncertainty命令次 之，由derive_clock_uncertainty命令計(jì)算出的由源時(shí)鐘 CLKAiJ目的時(shí)鐘CLKB勺不 確定時(shí)間將被忽略。你可以使用-overwrite命令覆蓋原先的時(shí)鐘不確定時(shí)間分配，后者手動(dòng)添加 remove_clock_ un certai nty命令進(jìn)行移除。在以下的時(shí)鐘到時(shí)鐘傳輸類型中，時(shí)鐘必然能夠出現(xiàn)，它們被derive_clock_ un certai nty命令自動(dòng)歸類。 In ter-clock In tra-clock I/O In terface交互時(shí)鐘傳輸In ter-Clock Tran sfers交互時(shí)鐘傳輸(Inter-clock transfers)發(fā)生在FPG核和來(lái)自內(nèi)部PLlL俞出節(jié)點(diǎn) 或管腳的源與目的時(shí)鐘的寄存器到寄存器傳輸。 Figure 622展示了一個(gè)交互時(shí)鐘 傳輸?shù)睦?。Figure 6-22. Inter-Clock TransferScuit