VerilogHDL硬件描述-1

1、2021年11月26日1西安理工大學(xué)電子工程西安理工大學(xué)電子工程系系2021年11月26日2HDL的來(lái)歷lHDL是是“硬件描述語(yǔ)言硬件描述語(yǔ)言”Hardware Description Language的縮寫的縮寫(不是不是“硬件設(shè)計(jì)語(yǔ)言硬件設(shè)計(jì)語(yǔ)言”Hardware Design Language的縮寫的縮寫)。lVHDL(VHSIC HDL） 1980年開始在美國(guó)國(guó)防部年開始在美國(guó)國(guó)防部Department of Defense (DOD) VHSIC (Very High Speed Integration Circuit)計(jì)劃的指計(jì)劃的指導(dǎo)下開發(fā)，完成于導(dǎo)下開發(fā)，完成于1983年，年，

2、1987 VHDL成為標(biāo)準(zhǔn)，成為標(biāo)準(zhǔn)，IEEE1076-1987。 美國(guó)國(guó)防部要求所有的電子設(shè)計(jì)使用美國(guó)國(guó)防部要求所有的電子設(shè)計(jì)使用VHDL描述，并決定描述，并決定在在YF-22戰(zhàn)斗機(jī)項(xiàng)目中使用戰(zhàn)斗機(jī)項(xiàng)目中使用VHDL。2021年11月26日3HDL的來(lái)歷lVerilog HDL Verilog HDL是在是在1983年由年由Gateway Design Automation 公司的公司的Phil Moorby首創(chuàng)的。首創(chuàng)的。 在在1984-1985年，年，Moorby設(shè)計(jì)出了第一個(gè)關(guān)于設(shè)計(jì)出了第一個(gè)關(guān)于Verilog-XL的的仿真器。仿真器。 1986年，他對(duì)年，他對(duì)Verilog HDL的

3、發(fā)展又作出了另一個(gè)巨大貢獻(xiàn)：的發(fā)展又作出了另一個(gè)巨大貢獻(xiàn)：即提出了用于快速門級(jí)仿真的即提出了用于快速門級(jí)仿真的XL算法。算法。 1989年，年，Cadence公司收購(gòu)了公司收購(gòu)了GDA公司，公司，Verilog HDL語(yǔ)言語(yǔ)言成為成為Cadence公司的私有財(cái)產(chǎn)。公司的私有財(cái)產(chǎn)。 1990年，年，Cadence公司決定公開公司決定公開Verilog HDL語(yǔ)言，于是成語(yǔ)言，于是成立了立了OVI(Open Verilog International)組織來(lái)負(fù)責(zé)組織來(lái)負(fù)責(zé)Verilog HDL語(yǔ)言的發(fā)展。語(yǔ)言的發(fā)展。 基于基于Verilog HDL的優(yōu)越性，的優(yōu)越性，IEEE于于1995年制定了年

4、制定了Verilog HDL的的IEEE標(biāo)準(zhǔn)，即標(biāo)準(zhǔn)，即Verilog HDL1364-1995。 2021年11月26日4HDL的來(lái)歷2021年11月26日5Verilog HDL和VHDL的比較l共同特點(diǎn)：共同特點(diǎn)： 能形式化地抽象表示電路的結(jié)構(gòu)和行為；能形式化地抽象表示電路的結(jié)構(gòu)和行為； 支持邏輯設(shè)計(jì)中層次描述；支持邏輯設(shè)計(jì)中層次描述； 具有電路仿真與驗(yàn)證機(jī)制；具有電路仿真與驗(yàn)證機(jī)制； 支持電路描述由高層到低層的綜合轉(zhuǎn)換；支持電路描述由高層到低層的綜合轉(zhuǎn)換； 硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)；硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)； 便于文檔管理、易于理解和設(shè)計(jì)重用。便于文檔管理、易于理解和設(shè)計(jì)重用。2021年1

5、1月26日6Verilog HDL和VHDL的比較l不同點(diǎn)：不同點(diǎn)： Verilog HDL擁有更廣泛的設(shè)計(jì)群體，擁有更廣泛的設(shè)計(jì)群體，成熟的資源也遠(yuǎn)比成熟的資源也遠(yuǎn)比VHDL豐富。豐富。 Verilog HDL的最大優(yōu)點(diǎn)是的最大優(yōu)點(diǎn)是：它是一種：它是一種非常容易掌握的硬件描述語(yǔ)言，只要非常容易掌握的硬件描述語(yǔ)言，只要有有C語(yǔ)言的編程基礎(chǔ)，通過(guò)二十學(xué)時(shí)語(yǔ)言的編程基礎(chǔ)，通過(guò)二十學(xué)時(shí)的學(xué)習(xí)，再加上一段實(shí)際操作，一般的學(xué)習(xí)，再加上一段實(shí)際操作，一般可在二至三個(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)?？稍诙寥齻€(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)。 Verilog HDL和和VHDL在行為級(jí)抽象建在行為級(jí)抽象建模的覆蓋范圍方面也有所

6、不同。一般模的覆蓋范圍方面也有所不同。一般認(rèn)為認(rèn)為Verilog HDL在系統(tǒng)級(jí)抽象方面比在系統(tǒng)級(jí)抽象方面比VHDL略差一些，而在門級(jí)開關(guān)電路略差一些，而在門級(jí)開關(guān)電路描述方面比描述方面比VHDL強(qiáng)得多。強(qiáng)得多。2021年11月26日7Verilog HDL和VHDL的比較l一個(gè)有趣的現(xiàn)象一個(gè)有趣的現(xiàn)象：由于由于Verilog HDL在其門級(jí)描述的底層，也就在其門級(jí)描述的底層，也就是在晶體管開關(guān)的描述方面比是在晶體管開關(guān)的描述方面比VHDL有強(qiáng)得多得功能，所以即使有強(qiáng)得多得功能，所以即使是是VHDL的設(shè)計(jì)環(huán)境，在底層往往上也是由的設(shè)計(jì)環(huán)境，在底層往往上也是由Verilog HDL描述的描述的器

7、件庫(kù)所支持的。器件庫(kù)所支持的。 Cadence開發(fā)了開發(fā)了Verilog HDL和和SDF，其領(lǐng)導(dǎo)開發(fā)的，其領(lǐng)導(dǎo)開發(fā)的ASIC的的庫(kù)元素的庫(kù)元素的Verilog HDL模型高效、仿真速度快；工具廠商在模型高效、仿真速度快；工具廠商在開發(fā)開發(fā)ASIC庫(kù)元素的高效庫(kù)元素的高效VHDL模型上速度較慢。模型上速度較慢。 VITAL：庫(kù)元素的庫(kù)元素的VHDL模型生成標(biāo)準(zhǔn)模型生成標(biāo)準(zhǔn)。IEEE成立成立VHDL Initiative Towards ASIC Libarary（ VITAL）委員會(huì)，利用）委員會(huì)，利用現(xiàn)存的模型開發(fā)方法，加速現(xiàn)存的模型開發(fā)方法，加速VHDL的的ASIC單元仿真庫(kù)的開發(fā)。單元仿

8、真庫(kù)的開發(fā)。形成了一套標(biāo)準(zhǔn)化的形成了一套標(biāo)準(zhǔn)化的VHDL ASIC單元模型產(chǎn)生技術(shù)，由兩個(gè)單元模型產(chǎn)生技術(shù)，由兩個(gè)IEEE包支持：包支持：VITAL_timing和和VITAL_primitive。IEEE 1076.41995。（。（2000 年做了修訂：年做了修訂：IEEE 1076.4 2000）2021年11月26日8Verilog HDL的應(yīng)用lVerilog HDL是專門為復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計(jì)仿是專門為復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計(jì)仿真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)的仿真和綜合。的仿真和綜合。lVerilog H

9、DL較為適合系統(tǒng)級(jí)較為適合系統(tǒng)級(jí)(System)、算法級(jí)、算法級(jí)(Alogrithem)、寄存器傳輸級(jí)、寄存器傳輸級(jí)(RTL)、邏輯級(jí)、邏輯級(jí)(Logic)、門、門級(jí)級(jí)(Gate)、電路開關(guān)級(jí)、電路開關(guān)級(jí)(Switch)設(shè)計(jì)。設(shè)計(jì)。l而對(duì)于特大型（幾百萬(wàn)門級(jí)以上）的系統(tǒng)級(jí)而對(duì)于特大型（幾百萬(wàn)門級(jí)以上）的系統(tǒng)級(jí)(System)設(shè)設(shè)計(jì)計(jì),則則VHDL更為適合。更為適合。l2001年年3月，月，Verilog HDL IEEE13642001標(biāo)準(zhǔn)公布，標(biāo)準(zhǔn)公布， Verilog HDL語(yǔ)言在綜合和仿真性能方面都有大幅度的提語(yǔ)言在綜合和仿真性能方面都有大幅度的提升。升。2021年11月26日9Veri

10、log HDL的應(yīng)用l在美國(guó)，高層邏輯電路設(shè)計(jì)領(lǐng)域在美國(guó)，高層邏輯電路設(shè)計(jì)領(lǐng)域Verilog HDL和和VHDL的應(yīng)用比率是的應(yīng)用比率是80和和20；l日本和臺(tái)灣省與美國(guó)相同。日本和臺(tái)灣省與美國(guó)相同。l歐洲歐洲VHDL發(fā)展比較好。發(fā)展比較好。l國(guó)內(nèi)大多數(shù)集成電路設(shè)計(jì)公司都采用國(guó)內(nèi)大多數(shù)集成電路設(shè)計(jì)公司都采用Verilog HDL。2021年11月26日10Verilog HDL的應(yīng)用lVerilogVerilog HDL HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，作為一種高級(jí)的硬件描述編程語(yǔ)言，有有著類似著類似C C語(yǔ)言的風(fēng)格語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：。其中有許多語(yǔ)句如：ifif語(yǔ)句、語(yǔ)句、c

11、asecase語(yǔ)句等和語(yǔ)句等和C C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。l如果已經(jīng)掌握如果已經(jīng)掌握C C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí) VerilogVerilog HDLHDL并不困難并不困難，只要對(duì)，只要對(duì)VerilogVerilog HDL HDL某些語(yǔ)句的特殊方某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它。面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它。VerilogVerilog HDL HDL與與 C C 語(yǔ)言根本的區(qū)別：語(yǔ)言根本的區(qū)別：- - 并行性并行性- - 塊的含義：塊的含義：initialinitial塊塊 和和 alwaysa

12、lways塊塊 兩種賦值語(yǔ)句：阻塞賦值兩種賦值語(yǔ)句：阻塞賦值 “ “ = ” = ” 非阻塞賦值非阻塞賦值 “ “ = ”= ”2021年11月26日11Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)l傳統(tǒng)的設(shè)計(jì)方法傳統(tǒng)的設(shè)計(jì)方法： - 查用器件手冊(cè)；查用器件手冊(cè)； - 選用合適的微處理器和電路芯片；選用合適的微處理器和電路芯片； - 設(shè)計(jì)面包板和線路板；設(shè)計(jì)面包板和線路板； - 調(diào)試；調(diào)試； - 定型；定型； - 設(shè)計(jì)復(fù)雜的系統(tǒng)（幾十萬(wàn)門以上）極其困難。設(shè)計(jì)復(fù)雜的系統(tǒng)（幾十萬(wàn)門以上）極其困難。2021年11月26日12Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)傳統(tǒng)的設(shè)計(jì)方法2021年11月2

13、6日13Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)lVerilog HDL設(shè)計(jì)法設(shè)計(jì)法采用采用Verilog HDL設(shè)計(jì)電路的邏輯功能容易理解；設(shè)計(jì)電路的邏輯功能容易理解；便于利用便于利用EDA工具對(duì)邏輯進(jìn)行分析處理；工具對(duì)邏輯進(jìn)行分析處理；把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立的階段來(lái)操作；把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立的階段來(lái)操作；邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)；邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)；邏輯設(shè)計(jì)的資源積累可以重復(fù)利用；邏輯設(shè)計(jì)的資源積累可以重復(fù)利用；可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜的邏輯電路（幾十可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜的邏輯電路（幾十萬(wàn)門以上的邏輯系統(tǒng)）。萬(wàn)門以上的

14、邏輯系統(tǒng)）。2021年11月26日14Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)硬件描述語(yǔ)自身就是設(shè)計(jì)規(guī)格書。硬件描述語(yǔ)自身就是設(shè)計(jì)規(guī)格書?？梢栽谠O(shè)計(jì)初期發(fā)現(xiàn)錯(cuò)誤?？梢栽谠O(shè)計(jì)初期發(fā)現(xiàn)錯(cuò)誤?？梢赃M(jìn)行仿真。而且，仿真可以在電路系統(tǒng)不同的可以進(jìn)行仿真。而且，仿真可以在電路系統(tǒng)不同的層次進(jìn)層次進(jìn) 行。行?？梢灾苯幼鳛檫壿嬀C合的輸入數(shù)據(jù)?？梢灾苯幼鳛檫壿嬀C合的輸入數(shù)據(jù)。設(shè)計(jì)的文檔化。設(shè)計(jì)的文檔化。2021年11月26日15Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)l軟核、固核和硬核軟核、固核和硬核IP（Intellectual Property）就是常說(shuō)的知識(shí)產(chǎn)權(quán)。美國(guó)）就是常說(shuō)的知識(shí)產(chǎn)權(quán)。美國(guó)Da

15、taquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為定義為:用于用于 ASIC、ASSP和和PLD等當(dāng)中，并且是預(yù)先設(shè)計(jì)好的電路模塊。等當(dāng)中，并且是預(yù)先設(shè)計(jì)好的電路模塊。IP核模塊有核模塊有行為（行為（Behavior）、結(jié)構(gòu)（）、結(jié)構(gòu)（Structure）和物理）和物理 （Physical）三級(jí)不同程度的設(shè)計(jì)，對(duì)應(yīng)描述功能行為的不同三級(jí)不同程度的設(shè)計(jì)，對(duì)應(yīng)描述功能行為的不同分為三類，即分為三類，即軟核軟核（Soft IP Core）、完成結(jié)構(gòu)描述的）、完成結(jié)構(gòu)描述的固核固核 （Firm IP Core）和基于物理描述并經(jīng)過(guò)工藝驗(yàn)證的）和基于物理描述并經(jīng)過(guò)工藝驗(yàn)證的硬核硬核（H

16、ard IP Core）。）。2021年11月26日16Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)l軟核、固核和硬核軟核、固核和硬核軟核軟核：IP軟核通常是用軟核通常是用 HDL文本文本形式提交給用戶，它經(jīng)過(guò)形式提交給用戶，它經(jīng)過(guò)RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn)據(jù)此，用戶可以綜合出正確的門電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn) 行行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性，借助于后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性，借助于EDA綜合工具可綜合工具可以很容易地與其他外部邏輯電路合成一體，

17、根據(jù)各種不同半導(dǎo)以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。體工藝，設(shè)計(jì)成具有不同性能的器件。軟軟IP內(nèi)核也稱為虛擬組件（內(nèi)核也稱為虛擬組件（VC-Virtual Component）。國(guó)際上）。國(guó)際上有一個(gè)叫作有一個(gè)叫作虛擬接口聯(lián)盟虛擬接口聯(lián)盟的組織（的組織（Virtual Socket Interface Alliance）來(lái)協(xié)調(diào)這方面的工作。）來(lái)協(xié)調(diào)這方面的工作。2021年11月26日17Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)l軟核、固核和硬核軟核、固核和硬核硬核硬核：IP硬核是基于半導(dǎo)體工藝的物理設(shè)計(jì)，已有固定硬核是基于半導(dǎo)體工藝的物理

18、設(shè)計(jì)，已有固定的拓?fù)洳季趾途唧w工藝，并已經(jīng)過(guò)工藝驗(yàn)證，具有可保的拓?fù)洳季趾途唧w工藝，并已經(jīng)過(guò)工藝驗(yàn)證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件，是可以拿來(lái)就用的全套技術(shù)。圖和全套工藝文件，是可以拿來(lái)就用的全套技術(shù)。 固核固核：IP固核的設(shè)計(jì)程度則是介于軟核和硬核之間，除固核的設(shè)計(jì)程度則是介于軟核和硬核之間，除了完成軟核所有的設(shè)計(jì)外，還完成了門級(jí)電路綜合和時(shí)了完成軟核所有的設(shè)計(jì)外，還完成了門級(jí)電路綜合和時(shí)序仿真等設(shè)計(jì)環(huán)節(jié)。一般以序仿真等設(shè)計(jì)環(huán)節(jié)。一般以門級(jí)電路網(wǎng)表門級(jí)電路網(wǎng)表的形式提供給的形式提供給用戶。用戶。在邏輯

19、設(shè)計(jì)階段，軟核具有最大的靈活性，它可以很容易地在邏輯設(shè)計(jì)階段，軟核具有最大的靈活性，它可以很容易地借助借助EDA綜合工具與其它外部邏輯結(jié)合為一體。相比之下固綜合工具與其它外部邏輯結(jié)合為一體。相比之下固核和硬核與其它外部邏輯結(jié)合為一體的靈活性要差得多，特核和硬核與其它外部邏輯結(jié)合為一體的靈活性要差得多，特別是電路別是電路實(shí)現(xiàn)工藝技術(shù)改變時(shí)實(shí)現(xiàn)工藝技術(shù)改變時(shí)更是如此。更是如此。2021年11月26日18Verilog HDL設(shè)計(jì)流程l自頂向下自頂向下(Top-Down)設(shè)計(jì)設(shè)計(jì)2021年11月26日19Verilog HDL設(shè)計(jì)流程l設(shè)計(jì)流程2021年11月26日20Verilog HDL模塊的基

20、本概念/*一個(gè)名為一個(gè)名為adder的三位加法器的例子。的三位加法器的例子。 copyright XAUT 2021-11-26 */module adder ( count,sum,a,b,cin ); input 2:0 a,b; /輸入信號(hào)定義輸入信號(hào)定義 input cin; /輸出信號(hào)定義輸出信號(hào)定義 output count; /輸出信號(hào)定義輸出信號(hào)定義 output 2:0 sum; /輸出信號(hào)定義輸出信號(hào)定義 assign count,sum = a + b + cin; /模塊功能描述模塊功能描述endmodule /2021年11月26日21Verilog HDL模塊的基本

21、概念/*一個(gè)名為一個(gè)名為compare的比較器的比較器例子。例子。 copyright XAUT 2021-11-26 */module compare ( equal,a,b ); output equal; /聲明輸出信號(hào)聲明輸出信號(hào)equal input 1:0 a,b; /聲明輸入信號(hào)聲明輸入信號(hào)a,b /*如果如果a、b 兩個(gè)輸入信號(hào)相等兩個(gè)輸入信號(hào)相等,輸出為輸出為1，否則為，否則為0*/ assign equal=（a=b）？）？1：0;endmodule2021年11月26日22Verilog HDL模塊的基本概念2021年11月26日23Verilog HDL模塊的基本概念/

22、*一個(gè)模塊調(diào)用（例化）一個(gè)模塊調(diào)用（例化）的的例子。例子。 copyright XAUT 2021-11-26 */module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable); /調(diào)用由調(diào)用由mytri模塊定義的實(shí)例元件模塊定義的實(shí)例元件tri_instendmodulemodule mytri(out,in,enable); output out; input in, enable; assign out = enable? in : bz;endmodule2021年11

23、月26日24Verilog HDL模塊的基本概念lVerilog HDL程序是由程序是由模塊模塊構(gòu)成的。每個(gè)模塊的內(nèi)容都是嵌在構(gòu)成的。每個(gè)模塊的內(nèi)容都是嵌在module和和endmodule兩個(gè)語(yǔ)句之間。每個(gè)模塊實(shí)現(xiàn)特定的功能。兩個(gè)語(yǔ)句之間。每個(gè)模塊實(shí)現(xiàn)特定的功能。l模塊是可以進(jìn)行層次嵌套的?？梢詫⒋笮偷挠?jì)分割成不同的小模模塊是可以進(jìn)行層次嵌套的。可以將大型的計(jì)分割成不同的小模塊來(lái)實(shí)現(xiàn)特定的功能塊來(lái)實(shí)現(xiàn)特定的功能,最后通過(guò)頂層模塊調(diào)用子模塊來(lái)實(shí)現(xiàn)整體功最后通過(guò)頂層模塊調(diào)用子模塊來(lái)實(shí)現(xiàn)整體功能。能。l每個(gè)模塊要進(jìn)行端口定義每個(gè)模塊要進(jìn)行端口定義,并說(shuō)明輸入輸出口并說(shuō)明輸入輸出口,然后對(duì)模塊的功能

24、進(jìn)然后對(duì)模塊的功能進(jìn)行行為邏輯描述。行行為邏輯描述。lVerilog HDL區(qū)分大小寫區(qū)分大小寫。也就是說(shuō)大小寫不同的標(biāo)識(shí)符是不同的。也就是說(shuō)大小寫不同的標(biāo)識(shí)符是不同的。此外，此外，Verilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫，也是自由格式的，即結(jié)構(gòu)可以跨越多行編寫，也可以在一行內(nèi)編寫。白空（新行、制表符和空格）沒有特殊意義?？梢栽谝恍袃?nèi)編寫。白空（新行、制表符和空格）沒有特殊意義。l除了除了endmodule語(yǔ)句外語(yǔ)句外,每個(gè)語(yǔ)句和數(shù)據(jù)定義的最后必須有分號(hào)每個(gè)語(yǔ)句和數(shù)據(jù)定義的最后必須有分號(hào)。l可以用可以用/*.*/和和/.對(duì)對(duì)Verilog HDL程序的任何部分作注釋。程序的任

25、何部分作注釋。2021年11月26日25模塊的結(jié)構(gòu)l“模塊模塊”(block)是是Verilog的基本設(shè)計(jì)單元的基本設(shè)計(jì)單元。l一個(gè)模塊是由一個(gè)模塊是由兩部分兩部分組成的，組成的，一部分描述接口一部分描述接口，另一部分描述邏輯功能，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。即定義輸入是如何影響輸出的。 module block (a,b,c,d); input a,b; output c,d; assign c= a | b ; assign d= a & b; endmodulel程序模塊和電路圖符號(hào)是一致的，電路圖符號(hào)的引腳也就是程序模塊的程序模塊和電路圖符號(hào)是一致的，電路

26、圖符號(hào)的引腳也就是程序模塊的接口。而程序模塊描述了電路圖符號(hào)所實(shí)現(xiàn)的邏輯功能。接口。而程序模塊描述了電路圖符號(hào)所實(shí)現(xiàn)的邏輯功能。2021年11月26日26模塊的結(jié)構(gòu)l從上面的例子可以看出：從上面的例子可以看出：l- Verilog模塊結(jié)構(gòu)完全嵌在模塊結(jié)構(gòu)完全嵌在module和和endmodule聲明語(yǔ)句之間；聲明語(yǔ)句之間；l- 每個(gè)每個(gè)Verilog程序包括四個(gè)主要部分：端口定義、程序包括四個(gè)主要部分：端口定義、I/O說(shuō)明、內(nèi)說(shuō)明、內(nèi)部信號(hào)聲明、功能定義。部信號(hào)聲明、功能定義。模塊的端口定義：模塊的端口定義： 模塊的端口聲明了模塊的輸入輸出口。其格式如下：模塊的端口聲明了模塊的輸入輸出口。其格

27、式如下： module 模塊名模塊名(端口端口1，端口，端口2，端口，端口3，); 如：如：module sample ( q, a, b, sel, clk, resetn ) ;2021年11月26日27模塊的結(jié)構(gòu)lI/O說(shuō)明：對(duì)輸入輸出端口的屬性進(jìn)行定義，包括端口的方向、說(shuō)明：對(duì)輸入輸出端口的屬性進(jìn)行定義，包括端口的方向、信號(hào)位寬等。信號(hào)位寬等。定義端子方向有如下語(yǔ)句：定義端子方向有如下語(yǔ)句： input（輸入（輸入端口端口） output(輸出輸出端口端口） inout（雙向（雙向端口端口） 定義信號(hào)位寬：定義信號(hào)位寬： 信號(hào)類型信號(hào)類型 MSB：LSB 信號(hào)名信號(hào)名 如：如：inpu

28、t 11：0 address; inout 7：0 data;lI/O說(shuō)明也可寫在端口聲明語(yǔ)句里，說(shuō)明也可寫在端口聲明語(yǔ)句里，Verilog 2001支持下面的描支持下面的描述方式。述方式。 module adder_16 (output reg 15:0 sum,output reg cout, input wire cin, input wire 15:0 a, b);2021年11月26日28模塊的結(jié)構(gòu)l內(nèi)部信號(hào)說(shuō)明：在模塊內(nèi)用到的和與端口有關(guān)的內(nèi)部信號(hào)說(shuō)明：在模塊內(nèi)用到的和與端口有關(guān)的wire 和和 reg 變變量的聲明。量的聲明。l如：如： reg width-1 : 0 R變量變量

29、1，R變量變量2 。；。；l wire width-1 : 0 W變量變量1，W變量變量2 。；。；2021年11月26日29模塊的結(jié)構(gòu)l時(shí)延時(shí)延: Verilog HDL模型中的所有時(shí)延都根據(jù)時(shí)間單位定義。模型中的所有時(shí)延都根據(jù)時(shí)間單位定義。Assign #2 Sum = A B; /# 2指指2個(gè)時(shí)間單位。個(gè)時(shí)間單位。使用編譯指令將時(shí)間單位與物理時(shí)間相關(guān)聯(lián)。編譯器指令需使用編譯指令將時(shí)間單位與物理時(shí)間相關(guān)聯(lián)。編譯器指令需在模塊描述前定義在模塊描述前定義 timescale 1ns /100ps此語(yǔ)句說(shuō)明時(shí)延時(shí)間單位為此語(yǔ)句說(shuō)明時(shí)延時(shí)間單位為1ns并且時(shí)間精度為并且時(shí)間精度為100ps (時(shí)

30、間時(shí)間精度是指所有的時(shí)延必須被限定在精度是指所有的時(shí)延必須被限定在0.1ns內(nèi)內(nèi))。如果此編譯器指令所在的模塊包含上面的連續(xù)賦值語(yǔ)句如果此編譯器指令所在的模塊包含上面的連續(xù)賦值語(yǔ)句, #2 代表代表2ns。2021年11月26日30模塊的結(jié)構(gòu)l模塊的功能定義可以用采用下面的模塊的功能定義可以用采用下面的4種方式描述：種方式描述：l1) 數(shù)據(jù)流方式數(shù)據(jù)流方式;l2) 行為方式行為方式;l3) 結(jié)構(gòu)方式結(jié)構(gòu)方式;l4) 混合描述方式?；旌厦枋龇绞?。2021年11月26日31模塊的結(jié)構(gòu)數(shù)據(jù)流描述方式：數(shù)據(jù)流描述方式： 用連續(xù)賦值語(yǔ)句用連續(xù)賦值語(yǔ)句“assign” ，只能描述組合邏輯。，只能描述組合邏

31、輯。l連續(xù)賦值語(yǔ)句的語(yǔ)法為連續(xù)賦值語(yǔ)句的語(yǔ)法為:lassign delay LHS_net = RHS_ expression無(wú)論右邊的操作數(shù)何時(shí)發(fā)生變化無(wú)論右邊的操作數(shù)何時(shí)發(fā)生變化, 右邊表達(dá)式都重新計(jì)算右邊表達(dá)式都重新計(jì)算, 并且并且在指定的時(shí)延后賦給左邊線網(wǎng)變量。在指定的時(shí)延后賦給左邊線網(wǎng)變量。如果沒有定義時(shí)延值如果沒有定義時(shí)延值, 缺省時(shí)延為缺省時(shí)延為0。 2021年11月26日32模塊的結(jié)構(gòu)timescale 1ns/ 1nsmodule Decoder2x4 (A, B, EN, Z);input A, B, EN;output 0 :3 Z;wire Abar, Bbar;ass

32、ign #1 Abar = A; assign #1 Bbar = B; 。 assign #2 Z0 = (Abar & Bbar & EN) ; assign #2 Z1 = (Abar & B & EN) ; assign #2 Z2 = (A & Bbar & EN) ; assign #2 Z3 = (A & B & EN) ; endmodulel連續(xù)賦值語(yǔ)句是隱式而非顯式的建模方式。連續(xù)賦值語(yǔ)句是隱式而非顯式的建模方式。l連續(xù)賦值語(yǔ)句是連續(xù)賦值語(yǔ)句是并發(fā)執(zhí)行并發(fā)執(zhí)行的，也就是說(shuō)各語(yǔ)句的執(zhí)行順序與其在的，也就是說(shuō)各語(yǔ)句

33、的執(zhí)行順序與其在描述中出現(xiàn)的順序無(wú)關(guān)。描述中出現(xiàn)的順序無(wú)關(guān)。2-4解碼器電路2021年11月26日33模塊的結(jié)構(gòu)行為描述方式行為描述方式：用類似軟件程序中的各種算符，直接表示輸入輸出信號(hào)之間的關(guān)系用類似軟件程序中的各種算符，直接表示輸入輸出信號(hào)之間的關(guān)系的描述方法稱為的描述方法稱為行為描述行為描述。 設(shè)計(jì)的行為功能使用下述過(guò)程語(yǔ)句結(jié)構(gòu)描述：設(shè)計(jì)的行為功能使用下述過(guò)程語(yǔ)句結(jié)構(gòu)描述：1) initial語(yǔ)句：此語(yǔ)句只執(zhí)行一次。語(yǔ)句：此語(yǔ)句只執(zhí)行一次。2) always語(yǔ)句：此語(yǔ)句總是循環(huán)執(zhí)行語(yǔ)句：此語(yǔ)句總是循環(huán)執(zhí)行, 或者說(shuō)重復(fù)執(zhí)行?；蛘哒f(shuō)重復(fù)執(zhí)行。只有寄存器類型數(shù)據(jù)能夠在這兩種語(yǔ)句中被賦值。只有

34、寄存器類型數(shù)據(jù)能夠在這兩種語(yǔ)句中被賦值。 所有的所有的initial語(yǔ)句和語(yǔ)句和always語(yǔ)句在語(yǔ)句在0時(shí)刻并發(fā)執(zhí)行。時(shí)刻并發(fā)執(zhí)行。 2021年11月26日34模塊的結(jié)構(gòu)用用always語(yǔ)句對(duì)語(yǔ)句對(duì)1位全加器電路建模位全加器電路建模module FA_Seq (A, B, Cin, Sum, Cout);input A, B, Cin;output Sum, Cout;reg Sum, Cout;reg T1, T2, T3;always ( A or B or Cin ) beginSum = (A B) Cin;T1 = A & Cin;T2 = B & Cin;T3 =

35、 A & B;Cout = (T1| T2) | T3; endendmodule1位全加器電路2021年11月26日35模塊的結(jié)構(gòu)lalways 語(yǔ)句中有一個(gè)與語(yǔ)句中有一個(gè)與事件控制事件控制(緊跟在字符緊跟在字符 后面的表達(dá)式后面的表達(dá)式)。 相關(guān)聯(lián)的順序過(guò)程相關(guān)聯(lián)的順序過(guò)程(begin-end對(duì)對(duì))。l這意味著只要這意味著只要A、B或或Cin 上發(fā)生事件，即上發(fā)生事件，即A、B或或Cin之一的值發(fā)之一的值發(fā)生變化，順序過(guò)程就執(zhí)行。生變化，順序過(guò)程就執(zhí)行。l在在順序過(guò)程中順序過(guò)程中(begin-end對(duì)對(duì))的語(yǔ)句順序執(zhí)行，并且在順序過(guò)程執(zhí)的語(yǔ)句順序執(zhí)行，并且在順序過(guò)程執(zhí)行結(jié)束后被掛起

36、。行結(jié)束后被掛起。l順序過(guò)程執(zhí)行完成后，順序過(guò)程執(zhí)行完成后，always 語(yǔ)句再次等待語(yǔ)句再次等待A、B或或Cin上發(fā)生的上發(fā)生的事件。事件。2021年11月26日36模塊的結(jié)構(gòu)linitial語(yǔ)句示例語(yǔ)句示例：ltimescale 1ns / 1nsmodule Test;reg Pop, Pid;initial beginPop = 0; Pid = 0; #5 Pop = 1; #3 Pid = 1; #6 Pop = 0; #2 Pid = 0; endendmodulelinitial語(yǔ)句包含一個(gè)順序過(guò)程。語(yǔ)句包含一個(gè)順序過(guò)程。l這一順序過(guò)程在這一順序過(guò)程在0 ns時(shí)開始執(zhí)行，并時(shí)開

37、始執(zhí)行，并 且在順序過(guò)程中所有語(yǔ)句全部執(zhí)行完且在順序過(guò)程中所有語(yǔ)句全部執(zhí)行完畢后畢后, initial語(yǔ)句永遠(yuǎn)掛起。語(yǔ)句永遠(yuǎn)掛起。l此語(yǔ)句只執(zhí)行一次。此語(yǔ)句只執(zhí)行一次。2021年11月26日37模塊的結(jié)構(gòu)l結(jié)構(gòu)化描述方式： 在Verilog HDL中可使用如下方式描述結(jié)構(gòu):1) 內(nèi)置門原語(yǔ)內(nèi)置門原語(yǔ)(在門級(jí)在門級(jí))；2) 開關(guān)級(jí)原語(yǔ)(在晶體管級(jí))；3) 用戶定義的原語(yǔ)(在門級(jí))；4) 模塊實(shí)例模塊實(shí)例 (創(chuàng)建層次結(jié)構(gòu)創(chuàng)建層次結(jié)構(gòu))。通過(guò)使用線網(wǎng)來(lái)相互連接。2021年11月26日38模塊的結(jié)構(gòu)module FA_Str (A, B, Cin, Sum, Cout); input A, B, Ci

38、n; output Sum, Cout; wire S1, T1, T2, T3; xor X1 (S1, A, B); xor X2 (Sum, S1, Cin); and A1 (T3, A, B); and A2 (T2, B, Cin); and A3 (T1, A, Cin); or O1 (Cout, T1, T2, T3);Endmodule門實(shí)例語(yǔ)句可以以任何順序出現(xiàn)門實(shí)例語(yǔ)句可以以任何順序出現(xiàn)1位全加器電路2021年11月26日39模塊的結(jié)構(gòu)l4位全加器可以使用位全加器可以使用4個(gè)個(gè)1位全加器模塊描述位全加器模塊描述module FourBitFA (FA, FB, FCin

39、, FSum, FCout );input 3:0 FA, FB;output 3:0 FSuminput FCin;input FCout;wire 1: 3 FTemp;FA_Str FA1( .A(FA1), .B(FB1), .Cin(FCin),.Sum(FSum1), .Cout(FTemp1);FA_Str FA2( .A(FA2), .B(FB2), .Cin(FTemp1),.Sum(FSum2), .Cout(FTemp2);FA_Str FA3(FA3, FB3, FTemp2, FSum3, FTemp3);FA_Str FA4(FA4, FB4, FTemp3, FS

40、um4, FCout);endmodule2021年11月26日40模塊的結(jié)構(gòu)l模塊實(shí)例模塊實(shí)例用于建模用于建模4位全加器。位全加器。l在模塊實(shí)例語(yǔ)句中，在模塊實(shí)例語(yǔ)句中，端口可以與名稱或位置關(guān)聯(lián)端口可以與名稱或位置關(guān)聯(lián)。l前兩個(gè)實(shí)例前兩個(gè)實(shí)例FA1和和FA2使用使用命名關(guān)聯(lián)方式命名關(guān)聯(lián)方式，也就是說(shuō)，端口的名，也就是說(shuō)，端口的名稱和它連接的線網(wǎng)被顯式描述（每一個(gè)的形式都為稱和它連接的線網(wǎng)被顯式描述（每一個(gè)的形式都為“.port_name (net_name)）。）。l最后兩個(gè)實(shí)例語(yǔ)句，實(shí)例最后兩個(gè)實(shí)例語(yǔ)句，實(shí)例FA3和和FA4使用使用位置關(guān)聯(lián)方式位置關(guān)聯(lián)方式將端口與將端口與線網(wǎng)關(guān)聯(lián)。這里線網(wǎng)

41、關(guān)聯(lián)。這里關(guān)聯(lián)的順序很重要關(guān)聯(lián)的順序很重要，例如，在實(shí)例，例如，在實(shí)例FA4中，第一中，第一個(gè)個(gè)FA4與與FA_Str 的端口的端口A連接，第二個(gè)連接，第二個(gè)FB4與與FA_Str 的端口的端口B連接，余下的由此類推。連接，余下的由此類推。2021年11月26日41模塊的結(jié)構(gòu)混合描述方式：混合描述方式：結(jié)構(gòu)的和行為的描述自由混合。模塊描述中可以包含實(shí)結(jié)構(gòu)的和行為的描述自由混合。模塊描述中可以包含實(shí)例化的門、模塊實(shí)例化語(yǔ)句、連續(xù)賦值語(yǔ)句以及例化的門、模塊實(shí)例化語(yǔ)句、連續(xù)賦值語(yǔ)句以及always語(yǔ)句。語(yǔ)句。module FA_Mix (A, B, Cin, Sum, Cout);input A,B

42、, Cin;output Sum, Cout;reg Cout;reg T1, T2, T3;wire S1;xor X1(S1, A, B); / 門實(shí)例語(yǔ)句。門實(shí)例語(yǔ)句。always ( A or B or Cin ) /always語(yǔ)句語(yǔ)句begin T1 = A & Cin; T2 = B & Cin; T3 = A & B; Cout = (T1| T2) | T3;end assign Sum = S1 Cin; / 連續(xù)賦值語(yǔ)句連續(xù)賦值語(yǔ)句endmodulel只要只要A或或B上有事件發(fā)生，門上有事件發(fā)生，門實(shí)例語(yǔ)句即被執(zhí)行。實(shí)例語(yǔ)句即被執(zhí)行。l只要只要A、

43、B或或Cin上有事件發(fā)上有事件發(fā)生，就執(zhí)行生，就執(zhí)行always 語(yǔ)句。語(yǔ)句。l只要只要S1或或Cin上有事件發(fā)生，上有事件發(fā)生，就執(zhí)行連續(xù)賦值語(yǔ)句。就執(zhí)行連續(xù)賦值語(yǔ)句。2021年11月26日42模塊的結(jié)構(gòu)l理解要點(diǎn)：理解要點(diǎn)：如果用如果用Verilog模塊實(shí)現(xiàn)一定的功能，首先應(yīng)該清楚模塊實(shí)現(xiàn)一定的功能，首先應(yīng)該清楚哪些是同哪些是同時(shí)發(fā)生的時(shí)發(fā)生的,哪些是順序發(fā)生的哪些是順序發(fā)生的?！癮ssign”語(yǔ)句語(yǔ)句、實(shí)例元件實(shí)例元件和和“always”塊塊描述的邏輯功能是描述的邏輯功能是同時(shí)執(zhí)行的，也就是同時(shí)執(zhí)行的，也就是并發(fā)并發(fā)的，如果把這三項(xiàng)寫到一個(gè)的，如果把這三項(xiàng)寫到一個(gè) VeriIog 模塊文

44、件中去，它們的次序不會(huì)影響邏輯實(shí)現(xiàn)的功模塊文件中去，它們的次序不會(huì)影響邏輯實(shí)現(xiàn)的功能。能。在在“always”模塊內(nèi)，邏輯是按照指定的模塊內(nèi)，邏輯是按照指定的順序執(zhí)行順序執(zhí)行的。的。“always”塊中的語(yǔ)句稱為塊中的語(yǔ)句稱為“順序語(yǔ)句順序語(yǔ)句”。兩個(gè)或更多的兩個(gè)或更多的“always”模塊也是同時(shí)執(zhí)行的，但是模塊內(nèi)模塊也是同時(shí)執(zhí)行的，但是模塊內(nèi)部的語(yǔ)句是順序執(zhí)行的。部的語(yǔ)句是順序執(zhí)行的。2021年11月26日43測(cè)試平臺(tái)Test Benchl測(cè)試平臺(tái)測(cè)試平臺(tái)是驗(yàn)證對(duì)象電路的工作狀態(tài)是否正確的測(cè)試用模塊。是驗(yàn)證對(duì)象電路的工作狀態(tài)是否正確的測(cè)試用模塊。l測(cè)試平臺(tái)的作用是對(duì)對(duì)象電路的輸入信號(hào)加上測(cè)

45、試平臺(tái)的作用是對(duì)對(duì)象電路的輸入信號(hào)加上測(cè)試圖形測(cè)試圖形，并通過(guò)，并通過(guò)觀察輸出信號(hào)觀察輸出信號(hào)來(lái)驗(yàn)證電路是否正常工作。來(lái)驗(yàn)證電路是否正常工作。lVerilog HDL不僅提供描述設(shè)計(jì)的能力，而且提供對(duì)激勵(lì)、控制、不僅提供描述設(shè)計(jì)的能力，而且提供對(duì)激勵(lì)、控制、存儲(chǔ)響應(yīng)和設(shè)計(jì)驗(yàn)證的建模能力。存儲(chǔ)響應(yīng)和設(shè)計(jì)驗(yàn)證的建模能力。被測(cè)模塊被測(cè)模塊激勵(lì)和控制激勵(lì)和控制信號(hào)信號(hào)輸 出 響 應(yīng)輸 出 響 應(yīng)和驗(yàn)證和驗(yàn)證2021年11月26日44測(cè)試平臺(tái)Test Bench電路仿真所需要的數(shù)據(jù)電路仿真所需要的數(shù)據(jù)l 被測(cè)電路的被測(cè)電路的HDL描述描述 。l 測(cè)試平臺(tái)的測(cè)試平臺(tái)的HDL描述描述 HDL仿真器仿真器將測(cè)

46、試平臺(tái)中描述的激勵(lì)信號(hào)按照所定時(shí)間提供給將測(cè)試平臺(tái)中描述的激勵(lì)信號(hào)按照所定時(shí)間提供給被測(cè)電路。被測(cè)電路。 對(duì)被測(cè)電路進(jìn)行仿真。對(duì)被測(cè)電路進(jìn)行仿真。將仿真后被測(cè)電路產(chǎn)生的輸出信號(hào)以部波形、數(shù)據(jù)將仿真后被測(cè)電路產(chǎn)生的輸出信號(hào)以部波形、數(shù)據(jù)或文字的方式表示出來(lái)?；蛭淖值姆绞奖硎境鰜?lái)。2021年11月26日45測(cè)試平臺(tái)Test Benchl激勵(lì)和控制可用初始化語(yǔ)句產(chǎn)生激勵(lì)和控制可用初始化語(yǔ)句產(chǎn)生。l設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證可以通過(guò)在初始化語(yǔ)句中寫入相應(yīng)的語(yǔ)句可以通過(guò)在初始化語(yǔ)句中寫入相應(yīng)的語(yǔ)句自動(dòng)與期望的響應(yīng)值比較自動(dòng)與期望的響應(yīng)值比較完成。完成。timescale 1ns/1nsmodule Top; /

47、一個(gè)模塊可以有一個(gè)空的端口列表。一個(gè)模塊可以有一個(gè)空的端口列表。 reg PA, PB, PCi; wire PCo, PSum; FA_Seq F1(PA, PB, PCi, PSum, PCo); / 正在測(cè)試的實(shí)例化模塊：正在測(cè)試的實(shí)例化模塊： initial begin: ONLY_ONCEreg 2:0 Pal; for (Pal = 0; Pal 8; Pal = Pal + 1) Begin PA, PB, PCi = Pal; #5 $display (“PA, PB, PCi = %b%b%b”, PA, PB, PCi,“ : : : PCo, PSum=%b%b”, PC

48、o, PSum); end endendmodule2021年11月26日46測(cè)試平臺(tái)Test Benchl系統(tǒng)任務(wù)系統(tǒng)任務(wù)$display調(diào)用中的時(shí)延控制規(guī)定調(diào)用中的時(shí)延控制規(guī)定$display任務(wù)在任務(wù)在5個(gè)時(shí)間單位后執(zhí)行。個(gè)時(shí)間單位后執(zhí)行。這這5個(gè)時(shí)間單位基本上代表了邏輯處理時(shí)間。個(gè)時(shí)間單位基本上代表了邏輯處理時(shí)間。lPal在初始化語(yǔ)句內(nèi)被局部定義，初始化語(yǔ)句中的順序過(guò)程（在初始化語(yǔ)句內(nèi)被局部定義，初始化語(yǔ)句中的順序過(guò)程（begin-end）必須）必須標(biāo)記，標(biāo)記，ONLY_ONCE是順序過(guò)程標(biāo)記。如果在順序過(guò)程內(nèi)沒有局部聲明的變量，是順序過(guò)程標(biāo)記。如果在順序過(guò)程內(nèi)沒有局部聲明的變量，就不

49、需要該標(biāo)記。就不需要該標(biāo)記。l測(cè)試模塊產(chǎn)生的輸出：測(cè)試模塊產(chǎn)生的輸出：PA, PB, PCi = 000 : PCo, PSum = 00PA, PB, PCi = 001 : PCo, PSum = 01PA, PB, PCi = 010 : PCo, PSum = 01PA, PB, PCi = 011 : PCo, PSum = 10PA, PB, PCi = 100 : PCo, PSum = 01PA, PB, PCi = 101 : PCo, PSum = 10PA, PB, PCi = 110 : PCo, PSum = 10PA, PB, PCi = 111 : PCo, PSum = 112021年11月26日47VerilogVerilog 語(yǔ)言中，字符串常常用于表示命令內(nèi)需要顯示的信息。語(yǔ)言中，字符串常常用于表示命令內(nèi)需要顯示的信息。用用“ ”“ ”括起來(lái)的一行字符串括起來(lái)的一行字符串，換新一行用，換新一行用 “ “n” n” 字符字符, ,與與 C C 語(yǔ)語(yǔ)言一致。言一致。在字符串中可以用在字符串中可以用 C C 語(yǔ)