鎖相環(huán)式數(shù)字頻率合成器

1、數(shù)字頻率合成器設計報告設計時間：2012年12月2431日班 級：XX級應用電子技術 姓 名： XXX 報告頁數(shù)： 20頁 廣東工業(yè)大學課程設計報告設計題目 鎖相環(huán)式數(shù)字頻率合成器 學院 信息工程 專業(yè) 應用電子技術 班 4班 學號 XXX 姓名XXX(合作者XXX 號XXX) 成績評定_教師簽名_摘要近幾年來，無線通訊獲得飛速發(fā)展。隨著其應用領域的不斷擴張，市場對低功耗、低造價、高性能、高集成度的收發(fā)機的需要也越來越高。在無線通信收發(fā)機中包含一個很重要的模塊，頻率合成器，它通過產(chǎn)生一系列與參考信號具有同樣精度和穩(wěn)定度的離散信號，為頻率轉(zhuǎn)換提供基準的本地震蕩信號。頻率合成器設計的優(yōu)劣直接影響到

2、無線通信收發(fā)機的性能、成本，故其實現(xiàn)方式一直是一個挑戰(zhàn)。而本次課程設計僅考慮方案的實用性，即是實驗室環(huán)境的局限性以及電子器件的價格等因素。AbstractIn recent years, the rapid development wireless communications. With the continuous expansion of its applications, the market is also increasing the need for low-power, low-cost, high-performance , highly integrated transce

3、iver.Contains a very important in the wireless communication transceiver module, the frequency synthesizer, and by generating a series of reference signals with the same accuracy and stability of the discrete signals provided for the frequency conversion of the local oscillation signal of the refere

4、nce. Frequency synthesizer designed to directly affect the wireless communication transceiver performance, cost, and its implementation has been a challenge.Only to consider the practicality of the design of the course, that the limitations of the laboratory environment, as well as factors such as t

5、he price of electronic devices.目錄一設計任務與要求 1二設計方案及比較 2三系統(tǒng)設計總體思路 4四系統(tǒng)原理框圖及工作原理分析 5五組成電路主要器件的參數(shù)，工作原理、外形圖及選擇 10六電路原理圖 12七產(chǎn)品制作及調(diào)試 15八實驗結果與數(shù)據(jù)處理 16九結論（設計與分析） 18十心得體會 19一設計任務與要求（一）訓練目的1. 熟悉鎖相環(huán)路的原理和特點，掌握VCO壓控振蕩器的工作原理與作用2. 加深對基本鎖相環(huán)工作原理的理解，鞏固相關的理論知識3. 熟悉鎖相環(huán)式數(shù)字頻率合成器的電路組成與工作原理，培養(yǎng)設計、制作、調(diào)試電路等一系列工程設計的能力4. 熟悉相關IC的性能

6、參數(shù)及使用方法。培養(yǎng)應用理論知識為實際電路設計的能力（二）預習要求與參考、收集相關信息1. 認真預習有關鎖相環(huán)及頻率合成技術等方面的理論知識2. 參考高頻電子電路 、通信原理與技術 、集成電路大全等書（三）設計要求和設計指標（1）設計指標 a. 熟悉鎖相環(huán)和頻率合成器的基本結構原理，熟悉相關芯片的性能參數(shù)及使用方法 b. 利用鎖相環(huán)設計的頻率合成器，當輸入頻率為100Hz時，用一片CD4046、三片MCI4522時，實現(xiàn)輸出頻率為100Hz 99.9kHz（2）實驗測試要求a. 測VCO曲線，即壓控震蕩器曲線 b. 測VCO中心頻率 c. 求VCO增益： d. 測鎖相環(huán)鎖定范圍： e. 求頻率

7、合成器的階數(shù)1二設計方案根據(jù)課題要求，為了能夠?qū)崿F(xiàn)鎖相式數(shù)字頻率合成，下面是我們找到的四種比較具有代表性的方案，結構框圖分別見圖1、圖2、圖3及圖4：圖1 方案一的系統(tǒng)框圖2（一）方案的比較與選擇在上面的幾種方案中，方案一、二和三均屬硬件電路實現(xiàn)，其中方案一是最容易實現(xiàn)的，它完全能夠?qū)崿F(xiàn)步進頻率為1KHz的頻率合成，但其建立時間長，相位噪聲和雜散信號的影響較明顯。方案二是一種DDS驅(qū)動PLL的頻率合成器，方案三是一種單片機控制頻率合成器，這兩種方案在性能上要優(yōu)于方案一，但它們都必須由單片機參與控制。方案四與前三個方案在思想上有很大不同，是一種EDA設計，它是一種基于FPGA的、以VHDL硬件語

8、言實現(xiàn)的嵌入式系統(tǒng)，其技術比較領先。由于實驗室為硬件電路工作環(huán)境，故不能選擇方案四，在前三個方案中，雖然二、三在性能方面比較優(yōu)越，但其需要借助計算機對其單片機進行控制，對我們提出編程要求我們無法實現(xiàn)。方案一雖在性能方面略有不足，但其完全能夠滿足設計的需要，又能夠適應實驗室的工作環(huán)境。3綜上所述，方案一能夠滿足設計的要求,我們組將采用方案一實現(xiàn)本系統(tǒng)。（二）方案闡述與論證通過對各方案進行比較，我們組最終選擇了方案一來實現(xiàn)該系統(tǒng)。下面是我們組對方案一進行一個簡單的闡述：在方案一中，系統(tǒng)是由鎖相環(huán)路和N分頻器以及信號輸入電路構成的。在鎖相環(huán)路模塊中，鑒相器（PD）和壓控振蕩器（VCO）可由集成芯片提

9、供，以降低系統(tǒng)的復雜度。鑒相器輸出的相位誤差電壓是周期性脈沖波形,需要使用環(huán)路低通濾波器將它平滑后輸出一個直流控制電壓,去控制VCO的頻率和相位,使之向減小誤差方向變化,從而消除頻差與相差達到鎖定狀態(tài),而高頻噪聲及其它交流諧波分量將受到濾波器的抑制。N分頻器是將VCO輸出信號經(jīng)過N位可控計數(shù)器分頻后輸入鑒相器，使之與參考信號進行比較。信號輸入電路實質(zhì)就是產(chǎn)生100Hz基準信號源，系統(tǒng)將在此信號的基礎上進行一系列的頻率合成。信號源的精度和穩(wěn)定度將影響整個系統(tǒng)頻率合成的精度和穩(wěn)定度。三. 系統(tǒng)設計總體思路 時鐘輸入可采用從信號源上的BS信號輸入（頻率為），經(jīng)過鎖相環(huán)電路（CD4046）及分頻器個、

10、十、百位控制電路（CD4522）即分頻比為N，則從VCO振蕩輸出口得到合成頻率為N信號。CD4522為可預置可編程的二十進制記數(shù)器。N分頻器是鎖相式數(shù)字頻率合成器主要單元電路之一。當程序分頻器的分頻比N置成1，也就是把SW1斷開，SW2置成“0001”狀態(tài)，4或者不接入兩級程序分頻器，即把壓控振蕩器VCO的輸入端用導線直接連接到相位比較器2的比較信號輸入端第三引腳PD12，這時，該電路就是一個基本鎖相環(huán)電路。本電路采用反饋封鎖的辦法，實現(xiàn)了使用極少的器件控制著眾多批頻率（即從100Hz99.9KHz）的靈活轉(zhuǎn)換功能。分頻比范圍控制電路，主要通過改變電阻、電容的值來改變頻率合成器分頻比的范圍。四

11、系統(tǒng)原理框圖及工作原理分析 系統(tǒng)原理框圖(一) 數(shù)字頻率合成器的組成數(shù)字鎖相式頻率合成器根據(jù)信道間隔和工作頻率可分為直接式頻率合成器和吞脈沖式頻率合成器。典型的直接式頻率合成器組成框圖如上圖所示。它由參考振蕩器、參考分頻器、鑒相器（PD）、環(huán)路濾波器（LF）、壓控振蕩器（VCO）和可編程分頻器等部分組成。其中，fR=fN=f0N f0=NfN=NfR（二）鎖相環(huán)路的工作原理鎖相環(huán)（PLL）是一個相位誤差控制系統(tǒng)，利用反饋控制原理實現(xiàn)頻率及相位的同步技術。鎖相環(huán)通過比較輸入信號和壓控振蕩器輸出頻率之間的相位差，產(chǎn)生誤差控制電壓來調(diào)整壓控振蕩器的頻率，以達到與輸入信號同頻。1.鎖相環(huán)路的組成鎖相環(huán)

12、路的基本組成框圖如下圖所示。它由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）三部分組成。其中，PD和LF構成反饋控制器，5而VCO就是它的控制對象。鎖相環(huán)路的基本組成框圖2.鎖相環(huán)路的基本特性(1) 捕捉與鎖定特性若鎖相環(huán)路原本處于失鎖狀態(tài)，由于環(huán)路的調(diào)節(jié)作用，最終進入鎖定狀態(tài)，這一過程，稱環(huán)路捕捉過程。在沒有干擾的情況下，環(huán)路一經(jīng)鎖定，其輸出信號頻率等于輸入信號頻率。(2) 自動跟蹤特性若環(huán)路原本處于鎖定狀態(tài)，由于溫度或電源電壓的變化，使VCO輸出頻率變化，或者輸入信號頻率變化，通過環(huán)路自動相位控制作用，使VCO相位（頻率）不斷跟蹤輸入信號的相位（頻率），這個過程稱跟蹤過程，或同

13、步過程。 (3) 鎖相環(huán)路的捕捉帶與同步帶環(huán)路能捕捉的最大起始頻差范圍稱捕捉帶或捕捉范圍，記作fP。環(huán)路所能跟蹤的最大頻率范圍稱同步帶，記作fH。 當Df0fP時，環(huán)路將不能鎖定。 當Df0fH時，環(huán)路將不能跟蹤。 一般有DfHfP。 （三） 常用集成鎖相環(huán)路CD4046簡介CD4046是通用的CMOS鎖相環(huán)集成電路，其特點是電源電壓范圍寬（為3V18V），輸入阻抗高(約100M)，動態(tài)功耗小，在中心頻率f0為10kHz下功耗僅為600W，屬微功耗器件。6CD4046引腳排列 CD4046是帶有RC型VCO的鎖相環(huán)路，屬于低頻鎖相環(huán)路。采用 16 腳雙列直插式，圖4-11為CD4046的內(nèi)部功

14、能框圖和構成鎖相頻率合成器時的外圍元件連接圖。從圖中可以看出，CD4046主要由相位比較、壓控振蕩器（VCO）、線性放大器、源跟隨器、整形電路等部分構成。芯片內(nèi)含有一個低功耗、高線性VCO，兩個工作方式不同的鑒相器PDI和PDII，A1為PDI和PDII的公用輸入基準信號放大器，源跟隨器A2與VCO輸入端相連是專門作FM解調(diào)輸出之用的，此外還有一個6V左右的齊納穩(wěn)壓管。1.CD4046的內(nèi)部功能框圖及各引腳功能如下1腳相位輸出端，環(huán)路入鎖時為高電平，環(huán)路失鎖時為低電平。2腳相位比較器的輸出端CD4046內(nèi)部結構圖73腳比較信號輸入端。 4腳壓控振蕩器輸出端。 5腳禁止端，高電平時禁止，低電平時

15、允許壓控振蕩器工作。 6、7腳外接振蕩電容。 8、16腳電源的負端和正端。 9腳壓控振蕩器的控制端。 10腳解調(diào)輸出端，用于FM解調(diào)。 11、12腳外接振蕩電阻。 13腳相位比較器的輸出端。 14腳信號輸入端。 15腳內(nèi)部獨立的齊納穩(wěn)壓管負極。2.鑒相器PDI：CD4046芯片內(nèi)的鑒相器PDI是一個數(shù)字邏輯異或門，由于CMOS門輸出電平在0VDD之間變化。所以只要用簡單的積分電路就可以取出平均電平，因而使鎖項環(huán)路的捕捉范圍加大。該鑒相器主要應用在調(diào)頻波的解調(diào)電路中。PDII是一個由邊沿控制的數(shù)字比相器和互補CMOS輸出結構組成的三態(tài)輸出式鑒相器。由于數(shù)字比相器僅在ui和uv的上跳邊沿起作用，因

16、而該鑒相器能接收任意占空比的輸入脈沖，即非常窄的脈沖。3.壓控振蕩器VCO：CD4046內(nèi)部的VCO是一個電流控制型振蕩器，其振蕩頻率與控制電壓Ud之間的關系可以用下式表示： f0=Ud-UGS8R3Ct+VDD-2UDS8R4Ct 式中VGS為耗盡型NMOS三極管的源柵間導通壓降，約0.5左右，VDS為耗盡型PMOS管的漏源飽和壓降，約為1V左右。式中的第二項為常數(shù)項，也就是VCO的最低振蕩頻率fomin。當R4的增大到12腳開路時，fomin減小至零。式中第一項為Ud的函數(shù)，當R310kW時。f0與Ud基本呈直線性關系。當Ud =VDD時，VCO維持在最高振蕩頻率fomax:8 已知fom

17、in、fomax和Ct以后，就可以由上式中求得R3值。實踐中，為微調(diào)f0的范圍，R3往往采用一只固定電阻和一只可調(diào)電阻相串聯(lián)。（四）可預置1/N計數(shù)器CD4522工作原理.特點不要外接門電路即可實現(xiàn)計數(shù)/分頻可以完成可編程序的減計數(shù).引腳圖 MC14522引腳排列圖MC14522由兩部分組成:一是可預置的二十進制減計數(shù)器,二是“0”輸出RS觸發(fā)器. MC14522有四個輸出端Q0Q3;還有一個Oc輸出端,作為多級級聯(lián)使用.它的輸入端較多,除了時鐘端CP,時鐘禁止端EN和清零端Cr外,還有與Q0Q3相對應的四個預置數(shù)輸入端P0P3,以及預置控制端PE.此外,為了完善電路的功能,還有一個級聯(lián)反饋輸

18、入端CF。MC14522的工作過程MC14522是由4個觸發(fā)器和幾個進位及反饋門電路組成。9MC14522功能表（a）輸 入輸 出CP PE Cr P0 P1 P2 P3Q0 Q1 Q2 Q3 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 計數(shù)不計數(shù)不計數(shù) （b）CF與Qc的關系輸 入輸 出 CFQ0 Q1 Q2 Q3 Oc 1 00 0 0 00 0 0 0 1 0其中表（a）表明了計數(shù)與預置、清零的功能。只要Cr為“1”電平或正脈沖，則計數(shù)器的各輸出端均置為“0”電平。只要Cr為“0”，PE為“1”，則加在P0P3上的數(shù)據(jù)送入對應的Q0Q3。按照表（a）所列狀態(tài)，在時

19、鐘上升沿作用下，計數(shù)器將做減計數(shù)。而表（b）表明了級聯(lián)反饋端、計數(shù)器內(nèi)部數(shù)據(jù)與Qc輸出端之間的關系。當CF輸入端為“1”時，并且計數(shù)器內(nèi)部數(shù)據(jù)Q0Q3均為“0”電平時，則R-S觸發(fā)器置數(shù)，Oc輸出端為“1”電平。這是R-S觸發(fā)器置數(shù)的唯一條件。若CF為“0”電平，即使Q0Q3全為“0”狀態(tài)Oc輸出端仍為“0”狀態(tài)。典型參數(shù)：工作電壓：3V到18V單一直流電壓最大功耗；500Mw異步預置允許五 組成電路主要器件的參數(shù)，工作原理、外形圖及選擇（一）集成鎖相環(huán)路PLL及外接振蕩元器件根據(jù)設計指標要求，集成鎖相環(huán)路可選為CD4046，它包含PD和VCO，最高工作頻率為1.4MHz，滿足設計要求。根據(jù)設

20、計要求，有fomax=99.9kHz，fomin=100Hz。CD4046內(nèi)部的10VCO是一個電流控制型振蕩器，查資料，其振蕩頻率與控制電壓Ud的關系 式中VGS為耗盡型NMOS三極管的源柵間導通壓降，約0.5V左右，VDS為耗盡型PMOS管的漏源飽和壓降，約為1V左右。式中的第二項為常數(shù)項，也就是VCO的最低振蕩頻率fomin。取電源電壓VDD=5V。取Ct=20pF，如f=100Hz，則R4=33M，但VCO頻率范圍應小于100Hz，取R4=。當Ud =VDD時，VCO維持在最高振蕩頻率fomax因此可得：=10K(二)1999可變分頻器由于最大可變分頻比N=999，且輸出方式為十進制方

21、式，因此，可變分頻器N應選初始值可預置的十進制計數(shù)器。需要兩級這樣的計數(shù)器可選片CD4522作為可變分頻器。（三）無源環(huán)路濾波器設環(huán)路濾波器的上限截止頻率為fH，從濾波的角度考慮，應有fR =(510) fH。若選簡單RC低通濾波器，則有：11取fR=1×102=10fH=102RC，則RC=1200.016（ms）。若取C=68nF，則R105k。最終取R1=100k。這里選RC比例積分濾波器作環(huán)路濾波器，R2 R1，則取C=68nF，R1=100k ，R2=5.1k 。六.電路原理圖七. 產(chǎn)品制作及調(diào)試（一）protues仿真為了驗證方案的可行性，我們小組選擇了仿真，采用prot

22、ues進行電路功能實現(xiàn)性的驗證，具體結果如下：圖1 protues仿真實驗電路圖12圖2 protues仿真實驗結果由仿真結果看，該電路設計具有可行性，能夠輸出所需方波信號，具備產(chǎn)品制作基礎。（二）PCB制板在仿真實驗的基礎下，我們組開始動手搭建實際電路，由于采用PCB板作為電路的載體，故先在Altium Designer 10上畫出PCB圖，所畫原理圖及PCB圖案如下圖所示：圖3 Altium Designer 10原理圖設計13圖4 系統(tǒng)電路PCB根據(jù)原理圖及實際電路需要，我們開始采購元器件，具體清單如下表所示：元器件名元器件型號所需數(shù)量鎖相環(huán)集成電路CD40461可編程4位BCD碼1/N

23、計數(shù)器CD452234位撥碼開關S3電容20uF0.068uF11電阻05.1K10K100K131216其他排針杜邦線銅板銅柱跳帽熱轉(zhuǎn)印紙及氯化鐵1若干14若干若干14（三）制作過程圖1 熱轉(zhuǎn)印紙打印PCB圖2 準備腐蝕銅板15圖3 焊接圖4 成品八實驗結果與數(shù)據(jù)處理1.用萬用表檢查各焊點及各連線，發(fā)現(xiàn)沒有虛焊、漏焊以及粘連現(xiàn)象，各連線工作正常。162.檢查芯片4046：將3、4腳短接，3腳于MC14522斷開，調(diào)14腳輸入信號的頻率，測4腳輸出信號的頻率。在100HZ1KHZ范圍內(nèi)測試，實驗結果可以看到4腳能準確跟蹤14腳輸入的頻率。3.檢查芯片MC14522：從6腳送入頻率為fi=900

24、Hz的信號，預置MC14522分頻數(shù)為1001，測MC14522的12腳輸出信號的頻率。實驗結果：輸出信號的頻率為101.14Hz，接近100Hz，芯片電路工作正常。4.測試整個電路：接上電源VDD，從CD4046的14腳送入頻率fi為100Hz的信號，調(diào)MC14522各預置端，設置不同的分頻比N，分別測不同分頻比時CD4046的4腳輸出信號的頻率f0。實驗結果：通過連續(xù)多組數(shù)據(jù)的測量，我們發(fā)現(xiàn)輸出信號頻率f0能夠跟隨分頻比N的變化，整個電路系統(tǒng)工作正常。5.指標測量：測VCO曲線時，將CD4046芯片的14腳和3腳斷開，從第9腳輸入15V的直流電壓，每隔0.5V測1次4腳的輸出頻率，作出一條

25、曲線；在Vd=Vcc/2=2.5V時測量得到中心頻率f0.由于實驗設備的限制，我們組測得的實際數(shù)據(jù)如下：VCO實驗數(shù)據(jù)：CD4046 9腳的電壓（V）輸出頻率（Hz）0.99001.0399001.14199001.25299001.34399001.42499001.5599001.57699001.63799001.69899001.759990017VCO曲線如下所示：壓控振蕩器曲線(VCO)6.根據(jù)實驗結果，求得VCO增益和頻率合成器的階數(shù)如下：K_0=(89900-9900)/(1.63-1.03)=133333由環(huán)路濾波電路，頻率合成器的階數(shù)為一階九結論（設計與分析）在電路板制作完

26、成之后，經(jīng)過調(diào)試，系統(tǒng)實現(xiàn)了課題所要求的功能。1.性能分析本設計要求實現(xiàn)頻率在100Hz99.9kHz范圍內(nèi)、步進頻率為100Hz的頻率合成器，所設計出的頻率合成器在性能方面與理想有些出入。分析影響系統(tǒng)性能的主要因素有以下幾方面：（1）鎖相環(huán)路中，環(huán)路濾波器性能有限，不能完全抑制環(huán)路噪聲，影響輸出信號。（2）通過公共地的藕合作用電源的噪聲或紋波會從合成器的一部分藕合到另一部分去，將使振蕩器本身的相噪性能惡化。2.出現(xiàn)的問題整塊電路在測試的時候發(fā)現(xiàn)根本無法實現(xiàn)分頻，僅僅實現(xiàn)電壓的改變，這與實驗預期結果存在極大差異，經(jīng)過仔細檢查，對照芯片資料多方求證后發(fā)現(xiàn)，問題在于CD4046第9引腳沒有接地，經(jīng)過修改電路，最終我們成功實現(xiàn)電路的測試，解決了問題。183.電路改進方法（1）電源電源引線上的噪聲或紋波將使任何振蕩器本身的相噪性能惡化。一般來說，這些影響是比較難于從理論上來計算的，因為它們與電路的設計參數(shù)有關，而對于購買的集成芯片，這些參數(shù)通常并不知道。對于小于鎖相環(huán)自然頻率o的噪聲或紋波，可以通過調(diào)整環(huán)路