計(jì)算機(jī)原理-多層次的存儲(chǔ)器

1、第三卡多足柴的落儲(chǔ)器3.1存儲(chǔ)器概述3.2SRA M存儲(chǔ)器3.3DRA M存儲(chǔ)器3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器3.5并行存儲(chǔ)器3.6Cache存儲(chǔ)器3.7虛擬存儲(chǔ)器3.8奔騰系列機(jī)的虛存組織3.1存儲(chǔ)器概述3.1.1存儲(chǔ)器的分類3.1.2存儲(chǔ)器的分級(jí)3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)3.1.1存儲(chǔ)器的分類按存儲(chǔ)介質(zhì)分類：磁表面/半導(dǎo)體存儲(chǔ)器按存取方式分類：隨機(jī)/順序存?。ù艓В┌醋x寫(xiě)功能分類：ROM, RAM RAM：雙極型/MOS ROM： MROM/PROM/EPROM/EEPROM按信息的可保存性分類：永久性和非永久性的按存儲(chǔ)器系統(tǒng)中的作用分類：主/輔/緩/控3.1.2存儲(chǔ)器的分級(jí)目前存儲(chǔ)器的特

2、點(diǎn)是：速度快的存儲(chǔ)器價(jià)格貴，容量小；價(jià)格低的存儲(chǔ)器速度慢，容量大。在計(jì)算機(jī)存儲(chǔ)器體系結(jié)構(gòu)設(shè)計(jì)時(shí)，我們希 望存儲(chǔ)器系統(tǒng)的性能高、價(jià)格低，那么在存儲(chǔ) 器系統(tǒng)設(shè)計(jì)時(shí)，應(yīng)當(dāng)在存儲(chǔ)器容量，速度和價(jià) 格方面的因素作折中考慮，建立了分層次的存 儲(chǔ)器體系結(jié)構(gòu)如下圖所示。3.1.2存儲(chǔ)器的分級(jí)高速緩沖存儲(chǔ)器簡(jiǎn)稱cache,它 是計(jì)算機(jī)系統(tǒng)中的一個(gè)高速小 容量半導(dǎo)體存儲(chǔ)器。主存儲(chǔ)器簡(jiǎn)稱主存，是計(jì)算機(jī) 系統(tǒng)的主要存儲(chǔ)器，用來(lái)存放 計(jì)算機(jī)運(yùn)行期間的大量程序和 數(shù)據(jù)。外存儲(chǔ)器簡(jiǎn)稱外存，它是大容 量輔助存儲(chǔ)器。53.13主存儲(chǔ)器的技術(shù)指標(biāo): 字存儲(chǔ)單元：存放一個(gè)機(jī)器字的存儲(chǔ)單元，相應(yīng)的峯元 地址叫字地址。字節(jié)存儲(chǔ)單元：存

3、放一個(gè)字節(jié)的單元，相應(yīng)的地址稱為 字節(jié)地址。存儲(chǔ)容量：指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。 存儲(chǔ)容量越大，能存儲(chǔ)的信息就越多。存取時(shí)間又稱存儲(chǔ)器訪問(wèn)時(shí)間：指一次讀操作命令發(fā)出 到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。 通常取寫(xiě)操作時(shí)間等于讀操作時(shí)間，故稱為存儲(chǔ)器存取 時(shí)間。存儲(chǔ)周期：指連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。 通常，存儲(chǔ)周期略大于存取時(shí)間，其時(shí)間單位為ns。存儲(chǔ)器帶寬：?jiǎn)挝粫r(shí)間里存儲(chǔ)器所存取的信息量，通常 以位/秒或字節(jié)/秒做度量單位。63.2 SRAM存儲(chǔ)器3.2.1基本的靜態(tài)存儲(chǔ)元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫(xiě)周期波形圖3.2 SRAM存儲(chǔ)器

4、i主存(內(nèi)部存儲(chǔ)器)是半導(dǎo)體存儲(chǔ)器。根據(jù)信 息存儲(chǔ)的機(jī)理不同可以分為兩類：靜態(tài)讀寫(xiě)存儲(chǔ)器(SRAM)：存取速度快動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器(DRAM)：存儲(chǔ)容量不如SRAM大。93.2.1基本的靜態(tài)存儲(chǔ)元陣列1 存儲(chǔ)位元2、二組信號(hào)線地址線數(shù)據(jù)線行線列線控制線An A)地A址A27線A： As地址譯碼器選擇線0 -（行線）選券線存儲(chǔ)位元選擇線1選擇線2A A A55 -55 數(shù)扌石石石五II II II IIII II II II選擇線 64|5 5 5 5數(shù)和入 數(shù)據(jù)出控制線_空數(shù)據(jù)輸入/輸出緩沖與控制數(shù)據(jù)線 I/O。 I/O. I/O? I/O；113.2.2基本的SRAM邏輯結(jié)構(gòu) SRA M芯大多米

5、用雙譯碼方式，以便 組織更大的存儲(chǔ)容 量。采用了二級(jí)譯 碼：將地址分成x 向、y向兩部分如 圖所示。A A A A A AAA畝沖00 妗緩I IA* A., An Au Ap AhAm 二I-XF做is級(jí)沖器存儲(chǔ)陣列256frx|2S 列4ft8位 /智入 控制RAM32Q8A 3!爲(wèi)%出賀據(jù)K CSWKOE(a)(b)wwIgIA 吩 b6IA bO I/O,133.2.2基本的SRAM邏輯結(jié)構(gòu)存儲(chǔ)體（256X128X8）通常把各個(gè)字的同一個(gè)字的同一位集成在一個(gè)芯 片（32KX1）中，32K位排成256X 128的矩陣。 8個(gè)片子就可以構(gòu)成32KBo地址譯碼器采用雙譯碼的方式（減少選擇線的

6、數(shù)目）o A0A7為行地址譯碼線15#A8-A14為列地址譯碼線#3.2.2基本的SRAM邏輯結(jié)構(gòu)讀與寫(xiě)的互鎖邏輯控制信號(hào)中CS是片選信號(hào)，CS有效時(shí)（低電平），門(mén)G1、G2 均被打開(kāi)。OE為讀出使能信號(hào)，OE有效時(shí)（低電平），門(mén)G2開(kāi)啟， 當(dāng)寫(xiě)命令WE=1時(shí)（高電平），門(mén) G1關(guān)閉，存儲(chǔ)器進(jìn)行讀操作。寫(xiě)操 作時(shí)，WE=O,門(mén)G1開(kāi)啟，門(mén)G2 關(guān)閉。注意,HG1和G2是互鎖的， 一個(gè)開(kāi)啟時(shí)另一個(gè)必定關(guān)閉，這樣 保證了讀時(shí)不寫(xiě)，寫(xiě)時(shí)不讀。173.2.3讀/寫(xiě)周期波形圖讀周期讀出時(shí)間Taq讀周期時(shí)間Trc地址0EI/O數(shù)據(jù)（岀）（a）讀周期（磯高）有效地址寫(xiě)周期寫(xiě)周期時(shí)間Twc寫(xiě)時(shí)間twd存取周期

7、讀周期時(shí)間Trc=寫(xiě)時(shí)間twdWEI/O數(shù)據(jù)（入）I I* 有效數(shù)'據(jù)X"（b）寫(xiě)周期（盹低）19例仁 圖3.5(a)是SRA的寫(xiě)入時(shí)序圖。其中R/W是讀/ 寫(xiě)命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定 地址把數(shù)據(jù)線上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出圖3.5(a) 寫(xiě)入時(shí)序中的錯(cuò)誤，并畫(huà)出正確的寫(xiě)入時(shí)序圖。地址乂X地址X丄X11111數(shù)據(jù)X數(shù)據(jù)X :Xcs "A廠CS11 :11:/R麗廠R/W11(a)錯(cuò)誤時(shí)序(b)正確時(shí)序3.3 DRAM存儲(chǔ)器3.3.1 DRAM存儲(chǔ)位元的記憶原理3.3.2 DRAM芯片的邏輯結(jié)構(gòu)3.3.3讀/寫(xiě)周期、刷新周期3.3.4存儲(chǔ)器容量的

8、擴(kuò)充3.3.5高級(jí)的DRAM結(jié)構(gòu)3.3.6 DRAM主存讀/寫(xiě)的正確性校驗(yàn)3.3.1 DRA M存儲(chǔ)位元的記憶原理SRAM存儲(chǔ)器的存儲(chǔ)位元是一個(gè)觸發(fā)器， 它具有兩個(gè)穩(wěn)定的狀態(tài)。而DRAM存儲(chǔ)器的存 儲(chǔ)位元是由一個(gè)MOS晶體管和電容器組成的 記憶電路，如圖3.6所示。213.3.1 DRAM存儲(chǔ)位元的記憶原理:3.3.2 DRAM芯片的邏輯結(jié)構(gòu)圖3.7圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：源腳、3個(gè)地線腳，為了對(duì)稱，還孝下面我們通過(guò)一個(gè)例子來(lái)看一下動(dòng)態(tài)存儲(chǔ)器的邏輯結(jié)構(gòu)如圖。 ,其中有兩個(gè)電 個(gè)空腳(NC) o(1) 增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲(chǔ)器 容量很大

9、，地址線寬度相應(yīng)要增加，這勢(shì)必增加芯片地址線 的管腳數(shù)目。為壁危這種傅況，采取的辦法是分時(shí)傳送地址 碼。若地址總線寬陵為10儉，先廟送地址碼A0A9,宙行 選通信號(hào)RAS打入到行地址鎖存器；然后傳送地址碼A10 A19,由列選通信號(hào)CRS打入到列地址鎖存器。芯片內(nèi)部?jī)?部分合起來(lái)，地址線寬度達(dá)20位，存儲(chǔ)容量為1MX4位。增加了刷新計(jì)數(shù)器和相應(yīng)的控制電路。DRAM讀出后必須刷 新，而未讀寫(xiě)的存儲(chǔ)元也要定期刷新，而且耍按行刷新，所以 刷新計(jì)數(shù)器的長(zhǎng)度等于行地址鎖存器。刷新操作與讀/寫(xiě)操作是 交替進(jìn)行的，所以通過(guò)2選1多路開(kāi)關(guān)來(lái)提供刷新行地址或正常 讀/寫(xiě)的行地址。25(a)管腳圖(b)邏輯結(jié)構(gòu)圖

10、#3.3.3讀/寫(xiě)周期、刷新周期讀周期嘆冋刑 I地址X行jjS7"X列地址 XRAS/S寫(xiě)周期地址X行話列地址XRAS/CASCASRIW數(shù)據(jù)Axrr有效數(shù)據(jù)-R!W數(shù)據(jù)0Nr有效數(shù)據(jù)一(a)讀周期(b)寫(xiě)周期20仁讀/寫(xiě)周期讀周期、寫(xiě)周期的定義是從行選通信號(hào)RAST 降沿開(kāi)始，到下一個(gè)RAS信號(hào)的下降沿為止的 時(shí)間，也就是連續(xù)兩個(gè)讀周期的時(shí)間間隔。通 常為控制方便，讀周期和寫(xiě)周期時(shí)間相等。3.3.3讀/寫(xiě)周期、刷新周期2、刷新周期刷新周期：DRAM存儲(chǔ)位元是基于電容器上的 電荷量存儲(chǔ)，這個(gè)電荷量隨著時(shí)間和溫度而減 少，因此必須定期地刷新，以保持它們?cè)瓉?lái)記 憶的正確信息。刷新操作有兩

11、種刷新方式:集中式刷新:DRAM的所有行在每一個(gè)刷新周 期中都誡刷新。例如刷新周期為8ms的內(nèi)存來(lái)說(shuō)，所有行的集中式刷新必須每隔8ms進(jìn)行一次。 為此將8ms時(shí)間分為兩部分：前一段時(shí)間進(jìn)行正常的讀/寫(xiě)操作，后一段時(shí)間 （8ms至正常讀/寫(xiě)周期時(shí)間）做為集中刷新操作時(shí)間。分散式刷新:每一行的刷新插入到正常的讀/ 寫(xiě)周期之申。例如p72圖3.7所示的DRAM有1024行，如果刷新周期為8ms,則每一行必須每隔 8ms 一 1024=7.8usiS 行一次。293.3.4存儲(chǔ)器容量的擴(kuò)充:1、字長(zhǎng)位數(shù)擴(kuò)展給定的芯片字長(zhǎng)位數(shù)較短，不滿足設(shè)計(jì)要求的存 儲(chǔ)器字長(zhǎng)，此時(shí)需要用多片給定芯片擴(kuò)展字長(zhǎng)位數(shù)。 三組

12、信號(hào)線中，地址線和控制線公用而數(shù)據(jù)線單獨(dú)分 開(kāi)連接。d=設(shè)計(jì)要求的存儲(chǔ)器容量/選擇芯片存儲(chǔ)器容量例2利用1MX4位的SRAM芯片，設(shè)計(jì)一個(gè)存儲(chǔ)容量 為1 MX 8位的SRAM存儲(chǔ)器。解：所需芯片數(shù)量=(1 MX8)/(1 MX4)=2片 設(shè)計(jì)的存儲(chǔ)器字長(zhǎng)為8位，存儲(chǔ)器容量不變。連接的 三組信號(hào)線與例相似，即地址線、控制線公用，數(shù) 據(jù)線分高4位、低4位，但數(shù)據(jù)線是雙向的，與SRAM芯片的I/O端相連接。見(jiàn)書(shū)上圖3.9所示。313.3.4存儲(chǔ)器容量的擴(kuò)充:2、字存儲(chǔ)容量擴(kuò)展給定的芯片存儲(chǔ)容量較?。ㄗ?jǐn)?shù)少），不滿足設(shè)計(jì)要求的總存 儲(chǔ)容量，此時(shí)需要用多片給定芯片來(lái)擴(kuò)展字?jǐn)?shù)。三組信號(hào)組中 給定芯片的地址

13、總線和數(shù)據(jù)總線公用，控制總線中R/W公用， 使能端EN不能公用，它由地址總線的高位段譯碼來(lái)決定片選信 號(hào)。所需芯片數(shù)仍由9=設(shè)計(jì)要求的存儲(chǔ)器容量/選擇芯片存儲(chǔ) 器容量）決定。例3利用1M X 8位的DRAM芯片設(shè)計(jì)2M X 8位的DRAM存儲(chǔ)解：所需芯片數(shù)d= （2MX8） / （1MX8） =2（片）設(shè)計(jì)的存儲(chǔ)器見(jiàn)書(shū)上圖3.10所示。字長(zhǎng)位數(shù)不變，地址總線AoA9同時(shí)連接到2片DRAM的地址輸入端，地址總線最高位有 a20. a20,分別作為兩片DRAM的片選信號(hào)，兩個(gè)芯片不會(huì)同時(shí) 工作。3.3.4存儲(chǔ)器容量的擴(kuò)充3、存儲(chǔ)器模塊條35#存儲(chǔ)器通常以插槽用模塊條形式供應(yīng)市場(chǎng)。這種模塊 條常稱為

14、內(nèi)存條，它們是在一個(gè)條狀形的小印制電路 械上，用一定藪量的方諸器芯幾，組歳一個(gè)吞福容量 固定的存儲(chǔ)模塊。如圖所示。168腳等多種內(nèi)存條有30腳、72腳、100腳、144腳、 形式。 30腳內(nèi)存條設(shè)計(jì)成8位數(shù)據(jù)線，存儲(chǔ)容量從256KB32MB。 72腳內(nèi)存條設(shè)計(jì)成32位數(shù)據(jù)總線 100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線, 存儲(chǔ)容量從4MB512MBo3.3.5高級(jí)的DRAM結(jié)構(gòu)1、FPM DRAM：快速頁(yè)模式動(dòng)態(tài)存儲(chǔ)器，它是根據(jù)程序的局部性原理 來(lái)實(shí)現(xiàn)的。讀周期和寫(xiě)周期中，為了尋找一個(gè)確定的 存儲(chǔ)單元地址，首先由低電平的行選通信號(hào)RAS確定 行地址，然后由低電平的列選信號(hào)CAS

15、確定列地址。 下一次尋找操作，也是由RAS選定行地址，CAS選定 列地址，依此類推，如下圖所示。r廠RAS 地址一"列4址列廟址一列Q址-列缶址數(shù)據(jù)輸出Dotn<s>CAS3.3.5高級(jí)的DRAM結(jié)構(gòu): e2、CDRAMCDRAM稱為帶高速緩沖存儲(chǔ)器(cache)的動(dòng)態(tài)存 儲(chǔ)器，它是在通常的DRAM芯片內(nèi)又集成了一個(gè)小容 量的SRAM,從而使DRAM芯片的性能得到顯著改進(jìn)。 如圖所示出1MX4位CDRAM芯片的結(jié)構(gòu)框圖，其中SRA M 為 512X4 位。3.3.5高級(jí)的DRAM結(jié)構(gòu)3、SDRAMSDRA M稱為同步型動(dòng)態(tài)存儲(chǔ)器。計(jì)算機(jī)系統(tǒng) 中的CPU使用的是系統(tǒng)時(shí)鐘，S

16、DRAM的操作 要求與系統(tǒng)時(shí)鐘相同步，在系統(tǒng)時(shí)鐘的控制下 從CPU獲得地址、數(shù)據(jù)和控制信息。換句話說(shuō), 它與CPU的數(shù)據(jù)交換同步于外部的系統(tǒng)時(shí)鐘信 號(hào)，并且以CPU/存儲(chǔ)器總線的最高速度運(yùn)行， 而不需要插入簣待狀態(tài)。其原理和時(shí)序關(guān)系見(jiàn) 下一頁(yè)圖和動(dòng)畫(huà)。39 列謙碼存儲(chǔ)體1 2W8位DRAM讀放列譯碼存儲(chǔ)休02MW位DRAM讀放行譯碼行譯碼TO(a) SDRAM內(nèi)部結(jié)構(gòu)T2T3T4T5時(shí)鐘 CLK讀寫(xiě) 命令DQO DQIDQ2DQ3DQ4DQ5DQ6DQ7T6T7T8IIIIIIIIINOPNOP讀ANOPNOPNOP仆,輸出，卜輸出X、輸川嘆卜輸出）t數(shù)據(jù)線41（b）SDR/M讀操作時(shí)序（猝發(fā)

17、長(zhǎng)度=4 龐延時(shí)二2）3.3.5高級(jí)的DRAM結(jié)構(gòu)i例4 CDRAM內(nèi)存條組成實(shí)例。一片CDRAM的容量為1MX4位，8片這樣 的芯片可組成1MX32位4MB的存儲(chǔ)模塊，其 組成如下圖所示。AyA*行地址11位A2ia+列地址9位亠 A ioA.BE 廠 BE)存儲(chǔ)地址（24位）塊（2位）塊內(nèi)字胞址（20位）字節(jié)允許1數(shù)拯總線（32位）433.3.6 DRAM主存讀/寫(xiě)的正確性校驗(yàn)DRAM通常用做主存儲(chǔ)器，其讀寫(xiě)操作的正 確性與可靠性至關(guān)重要。為此除了正常的數(shù)據(jù)位 寬度，還增加了附加位，用于讀/寫(xiě)操作正確性 校驗(yàn)。增加的附加位也要同數(shù)據(jù)位一起寫(xiě)入 DRAM中保存。其原理如圖所示。3.4只讀存儲(chǔ)

18、器和閃速存儲(chǔ)器3.4.1只讀存儲(chǔ)器ROMFLASH存儲(chǔ)器453.4.1只讀存儲(chǔ)器ROMROM叫做只讀存儲(chǔ)器。顧名思義，只讀的意思是 在它工作時(shí)只能讀出，不能寫(xiě)入。然而其中存儲(chǔ)的原 始數(shù)據(jù)，必須在它工作以前寫(xiě)入。只讀存儲(chǔ)器由于工 作可靠，保密性強(qiáng)，在計(jì)算機(jī)系統(tǒng)中得到廣泛的應(yīng)用。 主要有兩類：掩模ROM：掩模ROM實(shí)際上是一個(gè)存儲(chǔ)內(nèi)容固定的ROM, 由生產(chǎn)廠家提供產(chǎn)品?？删幊蘎OM：用戶后寫(xiě)入內(nèi)容，有些可以多次寫(xiě)入。 一次性編程的PROM多次編程的EPRO M和E2PROMo1、掩模ROM(1)掩模ROM的陣列結(jié)構(gòu)和存儲(chǔ)元747數(shù)據(jù)輸出線3.4.1只讀存儲(chǔ)器ROM7#數(shù)據(jù)輸出線3.4.1只讀存儲(chǔ)器

19、ROM1 2 4 8I 地址輛入線行線1行線2行線()行線14行線157#數(shù)據(jù)輸出線3.4.1只讀存儲(chǔ)器ROM1、掩模ROM(2)掩模ROM的邏輯符號(hào)和內(nèi)部邏輯框圖493.4.1只讀存儲(chǔ)器ROM#3.4.1只讀存儲(chǔ)器ROM存儲(chǔ)陣列32行泊列x4位列譯科器和UO電路行譯碼器A A AAA * I* 行地址5 6?AAArjl列地址數(shù)據(jù)輸出線帽出緩沖器MU.Q=0-5=0-0爲(wèi)一 eri選能片使地址輸入線掩棋ROM邏輯符號(hào)#3.4.1只讀存儲(chǔ)器ROM(a)浮制舍冊(cè)注人5JMOS1?結(jié)構(gòu)紫外光列線丁1丄#幾(C)光抹成全-rPG|2、可編程ROM EPRO M叫做光擦除 可編程可讀存儲(chǔ)器。 它的存儲(chǔ)

20、內(nèi)容可以 根據(jù)需要寫(xiě)入，當(dāng) 需要吏新時(shí)將原存 儲(chǔ)內(nèi)容抹去，再寫(xiě) 入新的內(nèi)容。現(xiàn)以浮柵雪崩注入 型MOS管為存儲(chǔ)元 的EPROM為例進(jìn)行 說(shuō)明，結(jié)構(gòu)如右圖 所示。513.4.1只讀存儲(chǔ)器ROM3.4.1只讀存儲(chǔ)器ROM 2、可編程ROME2PRO M存儲(chǔ)元EEPROM,叫做電擦除可 編程只讀存儲(chǔ)器。其存儲(chǔ) 元是一個(gè)具有兩個(gè)柵極的 NMOS管，如圖但)和(b)所 示，G1是控制柵，它是一 個(gè)浮柵，無(wú)引出線；G2是抹去柵，它有引岀線。在 G1柵和漏極D之間有一小 面積的氧化層，其厚度極 薄，可產(chǎn)生隧道效應(yīng)。如 圖(c)所示，當(dāng)G2柵加20V 正脈沖P1時(shí)，通過(guò)隧道效 應(yīng)，電子由襯底注入到G1 浮柵，

21、相當(dāng)于存儲(chǔ)了 “代孵以篠黑將存儲(chǔ)器抹(a)結(jié)構(gòu)圖T<DO<D<DO 5(c)抹咸全-1"(b)邏輯符號(hào)0OO0G0(d)寫(xiě)0時(shí)電路(e)讀出時(shí)電路線 迭 行363.4.2 FLASH存儲(chǔ)器:FLASH存儲(chǔ)器也翻譯成閃速存儲(chǔ)器，它是 高密度非失易失性的讀/寫(xiě)存儲(chǔ)器。高密度意 味著它具有巨大比特?cái)?shù)目的存儲(chǔ)容量。非易失 性意味著存放的數(shù)據(jù)在沒(méi)有電源的情況下可以 長(zhǎng)期保存。總之，它既有RAM的優(yōu)點(diǎn)，又有 ROM的優(yōu)點(diǎn)，稱得上是存儲(chǔ)技術(shù)劃時(shí)代的進(jìn) 展。55#3.4.2 FLASH存儲(chǔ)器 1、FLASH存儲(chǔ)元在EPROM存儲(chǔ)元基礎(chǔ) 上發(fā)展起來(lái)0勺，由此可 以看出創(chuàng)新與繼承的關(guān)

22、系。許多電子（赦電背）少許電子（不帝電荷）翔1如右圖所示為閃速存儲(chǔ) 器中的存儲(chǔ)元，由單個(gè) MOS晶體管組成，除漏 極D和源極S外，還有一 個(gè)控制柵和浮空柵。342 FLASH存儲(chǔ)器2、FLASH存儲(chǔ)器的基本操作編程操作、讀取操作、擦除操作如圖(a)表示編程操作時(shí)存儲(chǔ)元寫(xiě)0、寫(xiě)1的情況。實(shí)際上編程時(shí) 只寫(xiě)0,不寫(xiě)1,因?yàn)榇鎯?chǔ)元擦除后原始狀態(tài)全為1。要寫(xiě)0,就 是要在控制柵C上加正電壓。一旦存儲(chǔ)元被編程，存儲(chǔ)的數(shù)據(jù) 可保持100年之久而無(wú)需外電源。570 0 0oGOV(c)擦除操作(b)讀出操作+町控制冊(cè)O(shè) ov(a)編程操作控制柵浮空柵gl&l&gov0O#3.4.2 FLAS

23、H存儲(chǔ)器3、FLASH存儲(chǔ)器的陣列結(jié)構(gòu)FLASH存儲(chǔ)器的簡(jiǎn)化陣列結(jié)構(gòu)如右轉(zhuǎn)酸囂端則產(chǎn)生一圖所示。在某一時(shí)間只有一條行選 擇線被激活。讀操作吋，假定某個(gè) 存儲(chǔ)元原存1,那么晶體管導(dǎo)通， 與它所在位線接通，有電流通過(guò)位 線，所經(jīng)過(guò)的負(fù)載上產(chǎn)生一個(gè)電壓 降。這個(gè)電壓降送到比較器的一個(gè) 輸入端，與另一端輸入的參照電壓 做比較，比較器輸出一個(gè)橋志為邏 給1的電平。如果某個(gè)存禧元原先 存0,那么晶體管不導(dǎo)通，位線上593.5并行存儲(chǔ)器3.5.1雙端口存儲(chǔ)器352多模塊交叉存儲(chǔ)器413.5并行存儲(chǔ)器由于CPU和主存儲(chǔ)器之間在速度上是不匹 配的，這種情況便成為限制高速計(jì)算機(jī)設(shè)計(jì)的 主要問(wèn)題。為了提高CPU和主

24、存之間的數(shù)據(jù)傳 輸率，除了主存采用更高速的技術(shù)來(lái)縮短讀出 時(shí)間外，還可以采用并行技術(shù)的存儲(chǔ)器。#3.5.1雙端口存儲(chǔ)器仁雙端口存儲(chǔ)器的邏輯結(jié)構(gòu)雙端口存儲(chǔ)器由于同一個(gè)存儲(chǔ)器具有兩組相互 獨(dú)立的讀寫(xiě)控制電路而得名。由于進(jìn)行并行的獨(dú)立 操作，因而是一種高速工作的存儲(chǔ)器，在科研和工 程中非常有用。舉例說(shuō)明，雙端口存儲(chǔ)器IDT7133 的邏輯框圖。如下頁(yè)圖。43#3.5.1雙端口存儲(chǔ)器R/CE,R毛OEa3TD-Jkz>(And 1CE«(心小(i/oe列I/O列I/O一列 -選擇列 選擇口t7-IW-nlICM.ftII I 丨(A io J”(I/O&15)R(I/OQBUS

25、Y,XT(Al0-Ao)L i >CE/OEf咂心R%A< n (A i(A%<更電咂曾R%(a7-aov1匚=> 行選擇Cva?a執(zhí) 行選擇=iBUSY?3.5J雙端口存儲(chǔ)器2、無(wú)沖突讀寫(xiě)控制當(dāng)兩個(gè)端口的地址不相同時(shí)，在兩個(gè)端口上進(jìn)行讀寫(xiě)操 作，一定不會(huì)發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動(dòng)時(shí)，就可對(duì) 整個(gè)存儲(chǔ)器進(jìn)行存取，每一個(gè)端口都有自己的片選控制(CE) 和輸出驅(qū)動(dòng)控制(OE)。讀操作時(shí)，端口的OE(低電平有效)打 開(kāi)輸出驅(qū)動(dòng)器，由存儲(chǔ)矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線上。3、有沖突讀寫(xiě)控制當(dāng)兩個(gè)端口同時(shí)存取存儲(chǔ)器同一存儲(chǔ)單元時(shí)，便發(fā)生讀 寫(xiě)沖突。為解決此問(wèn)題，特設(shè)置了BUS

26、Y標(biāo)志。在這種情況 下，片上的判斷邏輯可以決定對(duì)哪個(gè)端口優(yōu)先進(jìn)行讀寫(xiě)操作, 而對(duì)另一個(gè)被延遲的端口置BUSY標(biāo)志(BUSY變?yōu)榈碗娖?， 艮諸時(shí)關(guān)閉在端口。3.5.1雙端口存儲(chǔ)器:有沖突讀寫(xiě)控制判斷方法(1) 如果地址匹配且在CE之前有效，片上的控制邏輯 在CEL和CER之間進(jìn)行判斷來(lái)選擇端口 (CE判斷)。(2) 如果CE在地址匹配之前變低，片上的控制邏輯在 左、右地址間進(jìn)行判斷來(lái)選擇端口 (地址有效判斷)。無(wú)論采用哪種判斷方式，延遲端口的BUSY標(biāo) 志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完 成操作時(shí)，延遲端口BUSY標(biāo)志才進(jìn)行復(fù)位而打開(kāi) 此端口。351雙端口存儲(chǔ)器47#(b)用暢斷的沖

27、突周期時(shí)序波形(蒂I先有效)# 3.5并行存儲(chǔ)器1、存儲(chǔ)器的模塊化組織一個(gè)由若干個(gè)模塊組成的主存儲(chǔ)器是線性編址的。這些地址在 各模塊中如何安排，有兩種方式：一種是順序方式，一種是交 叉方式432 1 0114321 0內(nèi)存地址模塊字1內(nèi)存地址字模塊M “£h'MoMf0816241 1012319172511146721018261118910113111927111121314154122028111617181951321291112021222361422301112425262771523311 1128293031<數(shù)據(jù)總線: <數(shù)據(jù)總線49(a)順序方

28、式(b)交叉方式3.5.2多模塊交叉存儲(chǔ)器1、順序方式例M0-M3共四個(gè)模塊，則每個(gè)模塊8個(gè)字順序方式：M0： 07Ml： 8-15M2： 16-23M3： 24-31 5位地址組織如下：X X XXX高位選模塊，低位選塊內(nèi)地址特點(diǎn)：某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作，優(yōu)點(diǎn)是 某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作，通過(guò)增 添模塊來(lái)擴(kuò)充存儲(chǔ)器容量比較方便。缺點(diǎn)是各模塊串行 工作，存儲(chǔ)器的帶寬受到了限制。513.5.2多模塊交叉存儲(chǔ)器例1M0-M3共四個(gè)模塊，則每個(gè)模塊8個(gè)字交叉方式： M0： 0, 4,.除以4余數(shù)為0 Ml： 1, 5,.除以4余數(shù)為1 M2： 2, 6,.除以4余數(shù)為2

29、M3： 3, 7,.除以4余數(shù)為3 5位地址組織如下：XXX X X高位選塊內(nèi)地址，低位選模塊特點(diǎn)：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個(gè)模 塊內(nèi)的地址都是不連續(xù)的。優(yōu)點(diǎn)是對(duì)連續(xù)字的成塊傳 送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高存儲(chǔ)器的 帶寬。使用場(chǎng)合為成批數(shù)據(jù)讀取。352多模塊交叉存儲(chǔ)器2、多模塊交叉存儲(chǔ)器的基本結(jié)構(gòu) 右圖為四模塊交叉存儲(chǔ)器結(jié) 構(gòu)框圖。主存被分成4個(gè)相互獨(dú) 立、容量相同的模塊MO，M1, M2, M3,每個(gè)模塊都有自己的 讀寫(xiě)控制電路、地址寄存器和數(shù) 據(jù)寄存器，各自以等同的方式與 CPU傳送信息。在理想情況下， 如果程序段或數(shù)據(jù)塊都是連續(xù)地 在主存申存取，那么將大大提咼 主存

30、的訪問(wèn)速度。3.5.2多模塊交叉存儲(chǔ)器通常在一個(gè)存儲(chǔ)器周期內(nèi)，n個(gè)存儲(chǔ)體必須分時(shí)啟動(dòng),則各個(gè)存儲(chǔ)體的啟動(dòng)間隔為 度)(n為交叉存取51整個(gè)存儲(chǔ)器的存取速度有望提高n倍字模塊 例5設(shè)存儲(chǔ)器容量為32字，字長(zhǎng)64位，模塊數(shù)m=4,分別用順序方式 和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns,數(shù)據(jù)總線寬度為64位，總 線傳送周期=50nso若連續(xù)讀出4個(gè)字，問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器 的帶寬各是多少？= T + (x-l)r =+ "二 1)nw4 MeW也MiM,WMlt時(shí)間解：順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀岀m=4個(gè)字的信息 總量都是：q=64bX4=256b順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出4

31、個(gè)字所需的時(shí)間分 別是：t2=mT=4 X 200ns=800ns=8 X107s t1=T+(m-1 )=200ns+350ns=350ns=35 X 107s 順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：W2=q/t2=256b * (8 X 1 Q-7)s=320Mb/sW1=q/t1=256b * (35 X 1 Q-7)s=730Mb/s533.5.2多模塊交叉存儲(chǔ)器3、二模塊交叉存儲(chǔ)器舉例553.5.2多模塊交叉存儲(chǔ)器3、二模塊交叉存儲(chǔ)器舉例數(shù)據(jù)總線>C字0 >C字1 >C字2 >C字3 >C573.6 cache存儲(chǔ)器3.6.1 cache基本原理3.6.2

32、主存與cache的地址映射 363替換策略 364 cache的寫(xiě)操作策略 3-6-5Pentium4 的cache 組織366使用多級(jí)cache減少缺失損失3.6.1 cache基本原理1 > cache的功能解決CPU和主存之間的速度不匹配問(wèn)題 一般采用高速的SRAM構(gòu)成。 CPU和主存之間的速度差別很大采用兩級(jí)或多級(jí)Cache系統(tǒng)早期的一級(jí)Cache在CPU內(nèi)，二級(jí)在主板上現(xiàn)在的CPU內(nèi)帶L1 Cache和L2 Cache全由硬件調(diào)度，對(duì)用戶透明3.6.1 cache基本原理CPU與存儲(chǔ)器系統(tǒng)的關(guān)系圏3箝CP小百縮雅竜統(tǒng)的關(guān)叢M3現(xiàn)在的Scho分丿i pjCache和 片列Gich

33、d片內(nèi)Gic：he速度 己淒近Cl L3.6.1 cache基本原理2、cache基本原理633.6.1 cache基本原理:3、Cache的命中率從CPU來(lái)看，增加一個(gè)cache的目的， 就是在性能上使主存的平均讀出時(shí)間盡可能 接近c(diǎn)ache的讀出時(shí)間。為了達(dá)到這個(gè)目的， 在所有的存儲(chǔ)器訪問(wèn)中由cache滿足CPU需要 的部分應(yīng)占很高的比例，BPcache的命中率應(yīng) 接近于1。由于程序訪問(wèn)的局部性，實(shí)現(xiàn)這個(gè) 目標(biāo)是可能的。653.6.1 cache基本原理3、cache命中率公式#WNmJ =也 +(1-命中率Cache/主存系統(tǒng)的 平均訪問(wèn)時(shí)間訪問(wèn)效率Cache與內(nèi)存的速 度比r + (1

34、 r)h#例6 CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns,主存存取周期為250ns,求cache/主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。解： h=Nc/ (Nc+Nm) =1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)X0.95=83.3%ta=tc/e=50ns/0.833=60ns673.6.2主存與cache的地址映射:無(wú)論選擇那種映射方式，都要把主存和cache 劃分為同樣大小的“塊”。選擇哪種映射方式，要考慮：硬件是否容易實(shí)

35、現(xiàn)地址變換的速度是否快主存空間的利用率是否高主存裝入一塊時(shí)，發(fā)生沖突的概率以下我們介紹三種映射方法1、全相聯(lián)的映射方式（1）將地址分為兩部分（塊號(hào)和字），在內(nèi)存 塊寫(xiě)入Cache時(shí)，同時(shí)寫(xiě)入塊號(hào)標(biāo)記；（2）CPU給岀訪問(wèn)地址后，也將地址分為兩部 分（塊號(hào)和字），比較電路塊號(hào)與Cache表 中的標(biāo)記進(jìn)行比較，相同表示命中，訪問(wèn)相應(yīng) 單元；如果沒(méi)有命中訪問(wèn)內(nèi)存，CPU直接訪 問(wèn)內(nèi)存，并將被訪問(wèn)內(nèi)存的相對(duì)應(yīng)塊寫(xiě)入Cacheo69何行（塊）的了數(shù)和同塊號(hào)B.B,B/3.6.2主存與cache的地址映射1、全相聯(lián)的映射方式轉(zhuǎn)換公式主存地址長(zhǎng)度=（S+W）位尋址單元數(shù)=2W個(gè)字或字節(jié)摂大小=行大小=2個(gè)季

36、或字節(jié)主存的塊數(shù)=2s標(biāo)記大小=$位cache的行數(shù)=不由地址格式確定673.6.2主存與cache的地址映射：:1、全相聯(lián)的映射方式 特點(diǎn)：優(yōu)點(diǎn)：沖突概率小，Cache的利用高。缺點(diǎn)：比較器難實(shí)現(xiàn)，需要一個(gè)訪問(wèn)速度很快代價(jià) 高的相聯(lián)存儲(chǔ)器應(yīng)用場(chǎng)合：適用于小容量的Cache2、直接映射方式° '映射方法（一對(duì)多）女口： i= j mod m主存第j塊內(nèi)容拷貝到Cache的i行 一般I和m都是2"級(jí)例cache容量16字，主存容量256字，則地址2, 18, 34.242等都存放在cache的地址2內(nèi), 如果第一次2在cache中，下次訪問(wèn)34內(nèi)容， 則不管cache

37、其他位置的內(nèi)容訪問(wèn)情況，都會(huì) 引起2塊內(nèi)容的替換692、直接映 射方式2、基本原理鱸算號(hào)選擇把行標(biāo)記與CPU訪問(wèn)地址 進(jìn)行比較，相 冋表示命中， 訪問(wèn)Cache；如果沒(méi)有命中, 訪問(wèn)內(nèi)存， 并將相應(yīng)塊寫(xiě)B(tài) B B Bd I - R B B B BB B B(b)豈接I映射cache的檢歡過(guò)程B,ACache3.6.2主存與cache的地址映射2、直接映射方式轉(zhuǎn)換公式主存地址長(zhǎng)度=(s+w)位尋址單元數(shù)= 2S+W個(gè)字或字節(jié) 塊大小=行大小=2W個(gè)字或字節(jié) 主存的塊數(shù)=2Scache的行數(shù)=m=2標(biāo)記大小=(sr)位3.6.2主存與cache的地址映射2、直接映射方式特點(diǎn)優(yōu)點(diǎn)：比較電路少m倍線路

38、，所以硬件實(shí)現(xiàn)簡(jiǎn)單，Cache地址為主 存地址的低幾位，不需變換。缺點(diǎn)：沖突概率高（抖動(dòng)）應(yīng)用場(chǎng)合適合大容量Cache71362主存與cache的地址映射:3、組相聯(lián)映射方式前兩者的組合 Cache分組，組間采用直接映射方式，組內(nèi)采用 全相聯(lián)的映射方式 Cache分組U,組內(nèi)容量V映射方法（一對(duì)多） q= j mod u主存第j塊內(nèi)容拷貝到Cache的q組中的某行地址變換設(shè)主存地址x,看是不是在cache中，先=x mod u, 則在y組中一次查找3、組相聯(lián)映射方式分析：比全相聯(lián)容易實(shí)現(xiàn)，沖突低 v=l,則為直接相聯(lián)映射方式 u=l,則為全相聯(lián)映射方式 v的取值一般比較小，一般是2的幕，稱之為

39、v路組相聯(lián)cache.73 o I ZM , 5 6 月 B BBBBBBB*> I 3 -.IJ .'.; B B B B未命中l(wèi)ag組號(hào)字B75(b)俎相聯(lián)CMhc的檢索過(guò)程3.6.2主存與cache的地址映射3、組相聯(lián)映射方式轉(zhuǎn)換公式主存地址長(zhǎng)度=(s+w)位尋址單元數(shù)=2S+W個(gè)字或字節(jié)塊大小=行大小=2W個(gè)字或字節(jié)主存的塊數(shù)=2$每組的行數(shù)=k每組的v=2dcache的行數(shù)=kv標(biāo)記大小=(sd)位3.6.2主存與cache的地址映射標(biāo)記s-r仃洌7酸確方対內(nèi)秋址色式如下所元子W8世14 ft2應(yīng)若主就址用十戰(zhàn)制表示為BBBBBB備定十六進(jìn)制格式表示直接映射方礙咄e的祐

40、記、 t字的（L解 (EBBBBB)(101110111011 W1110111011；|254=(10111011)2= (BB),16行 r=(101110111C1110)2=(2EEEi -1C字 w=(11|2=(3)1679362主存與cache的地址映射i例& 一個(gè)組相聯(lián)cache由64個(gè)行組成，每組4行。主存包含 4K個(gè)埃，每換128字。請(qǐng)表示內(nèi)呑地址的箱我。解：玫大小=行大小=2個(gè)字= 128 = 27/. w=7每組的行敦k=4cache的行數(shù)= kv=KX2d=4X2d = 64二 d=4組數(shù) v=2d = 24=16主存的塊數(shù)2s=4K=22X210 = 22s

41、 = 12標(biāo)迫大小(s-d)位= 12-4 = 8位主存地址X度(s+w)位=12+7 = 19位主薦專址華元數(shù)2S+W=219故k=4各組相聯(lián)的內(nèi)存地址格式如下所示：標(biāo)記sd組號(hào)d字號(hào)w773.6.3替換策略 LFU （最不經(jīng)常使用）：被訪問(wèn)的行計(jì)數(shù)器增加1, 換值小的行，不能反映近期cache的訪問(wèn)情況，隨機(jī)替換：隨機(jī)替換策略實(shí)際上是不要什么算法，從II特定的行位置中隨機(jī)地選取一行換出即可。這種策略 LRU （近期最少使用）：被訪問(wèn)的行計(jì)數(shù)器置0,其 他的計(jì)數(shù)器增加1,換值大的行，符合cache的工作原 理在硬件上容易實(shí)現(xiàn)，且速度也比前兩種策略快。缺點(diǎn) 是隨意換出的數(shù)據(jù)很可能馬上又要使用，

42、從而降低命 中率和cache工作效率。但這個(gè)不足隨著cache容量 增大而減小。隨機(jī)替換策略的功效只是稍遜于前兩種 攵朿略。3.6.4寫(xiě)操作策略由于cache的內(nèi)容只是主存部分內(nèi)容的拷貝，它 應(yīng)當(dāng)與主存內(nèi)容保持一致。而CPU對(duì)cache的寫(xiě) 入更改了cache的內(nèi)容。如何與主存內(nèi)容保持一 致，可選用如下三種寫(xiě)操作策略。寫(xiě)回法：換出時(shí)，對(duì)行的修改位進(jìn)行判斷，決定是寫(xiě)回 還是舍掉。全寫(xiě)法：寫(xiě)命中時(shí)，Cache與內(nèi)存一起寫(xiě)寫(xiě)一次法：與寫(xiě)回法一致，但是第一次Cache命中時(shí)采 用全寫(xiě)法。3.6.5 Pentium 4的Cache組織主要包括四個(gè)部分：取指/譯碼單元：順序從L2cache中取程序指令，將

43、它們譯成一系 列的微指令，并存入L1指令cache中。彩序普籍焉薯事普整荼香攣盍0?曇黑2黑輪肆熔蠟翟機(jī)萼執(zhí)執(zhí)行單元：它執(zhí)行微指令，從L1數(shù)據(jù)cache中取所需數(shù)據(jù)，并在寄存器組中暫存運(yùn)算結(jié)果存儲(chǔ)器子系統(tǒng)：這部分包括L2cache> L3cache和系統(tǒng)總線。當(dāng)L1、 L2cache耒命審時(shí)，使用索統(tǒng)總線訪問(wèn)主存。系統(tǒng)總殘還甬于訪問(wèn) I/O資源。不同于所有先前Pentium模式和大多數(shù)處理器所采用的結(jié)構(gòu)， Pentium 4的指令cache位于扌旨令譯碼邏輯和執(zhí)行咅k件之間。其設(shè) 計(jì)理念是：Pentium 4將機(jī)器指令譯成由微指令組成的簡(jiǎn)單RISC類 指令，而使用簡(jiǎn)單定長(zhǎng)的微指令可允許采

44、用超標(biāo)量流水線和調(diào)度 技術(shù)，從而增強(qiáng)機(jī)器的性能。813-6-5 Pentium 的Cache組織基本原理見(jiàn)下圖系統(tǒng)總線256位3.6.6使用多級(jí)cache減少缺失損失為進(jìn)一步縮小現(xiàn)代CPU和DRAM訪問(wèn)速度的差距，CPU支持 附加一級(jí)的cacheo二級(jí)cache在訪問(wèn)主cache缺失時(shí)被訪問(wèn)，各 級(jí)cache都不包含所訪問(wèn)數(shù)據(jù)時(shí)，需要訪問(wèn)主存儲(chǔ)器。例10現(xiàn)有一處理器，基本CPI為1.0,所有訪問(wèn)在第一級(jí)cache 中命中，時(shí)鐘頻率5GHz。假定訪問(wèn)一次主存儲(chǔ)器的時(shí)間為100ns, 其中包括所有缺失處理。設(shè)平均每條指令在第一級(jí)cache中產(chǎn)生的 缺失率為2%。若增加一個(gè)二級(jí)cache,命中或缺失

45、的訪問(wèn)時(shí)間都 為5ns,且容量大到可使必須訪問(wèn)主存的缺失率降為0.5%,問(wèn)處理 器速度提高多少。解得只有一級(jí)cache的CPU：總的CPI = 11.0 有二級(jí)cache的CPU：總的CPI=40 后者是前者CPU性能的:11.04.0 = 2.8倍3.7虛擬存儲(chǔ)器3.7.1虛擬存儲(chǔ)器的基本概念3.7.2頁(yè)式虛擬存儲(chǔ)器373段式虛擬存儲(chǔ)器和段頁(yè)式虛擬存儲(chǔ)器3.7.4虛存的替換算法833.7.1虛擬存儲(chǔ)器的基本概念1 實(shí)地址與虛地址:用戶編制程序時(shí)使用的地址 稱為虛地址或邏輯地址，其對(duì)應(yīng)的存儲(chǔ)空間稱 為虛存空間或邏輯地址空間；而計(jì)算機(jī)物理內(nèi) 存的訪問(wèn)地址則稱為實(shí)地地或物理地址，其對(duì) 應(yīng)的存儲(chǔ)空間

46、稱為物理存儲(chǔ)空間或主存空間。 程序進(jìn)行虛地址到實(shí)地址轉(zhuǎn)換的過(guò)程稱為程序 的再定位。#3.7J虛擬存儲(chǔ)器的基本概念2、虛存的訪問(wèn)過(guò)程虛存空間的用戶程序按照虛地址編程并存放在輔存中。程序 運(yùn)行時(shí)，由地址變換機(jī)構(gòu)依據(jù)當(dāng)時(shí)分配給該程序的實(shí)地址空間 把程序的一部分調(diào)入實(shí)存。每次訪存時(shí)，首先判斷該虛地址所 對(duì)應(yīng)的部分是否在實(shí)存中：如果是，則進(jìn)行地址轉(zhuǎn)換并用實(shí)地 址訪問(wèn)主存；否則，按照某種算法將輔存中的部分程序調(diào)度進(jìn) 內(nèi)存，再按同樣的方法訪問(wèn)主存。由此可見(jiàn)，每個(gè)程序的虛地 址空間可以遠(yuǎn)大于實(shí)地址空間，也可以遠(yuǎn)小于實(shí)地址空間。前 一種情況以提高存儲(chǔ)容量為目的，后一種情況則以地址變換為 目的。后者通常出現(xiàn)在多用

47、戶或多任務(wù)系統(tǒng)中：實(shí)存空間較大 ,而單個(gè)任務(wù)并不需要很大的地址空間，較小的虛存空間則可 以縮短指令中地址字段的長(zhǎng)度。853.7.1虛擬存儲(chǔ)器的基本概念3、cache與虛存的異同從虛存的概念可以看岀，主存輔存的訪問(wèn)機(jī)制與 cache主存的訪問(wèn)機(jī)制是類似的。這是由cache 存儲(chǔ)器、主存和輔存構(gòu)成的三級(jí)存儲(chǔ)體系中的兩 個(gè)層次。 cache和主存之間以及主存和輔存之間分別有輔助 硬件和輔助軟硬件負(fù)責(zé)地址變換與管理，以便各 級(jí)存儲(chǔ)器能夠組成有機(jī)的三級(jí)存儲(chǔ)體系。cache和 主存構(gòu)成了系統(tǒng)的內(nèi)存，而主存和輔存依靠輔助 軟硬件的支持構(gòu)成了虛擬存儲(chǔ)器。873.7.1虛擬存儲(chǔ)器的基本概念|=在三級(jí)存儲(chǔ)體系中，

48、cache主存和主存輔存這兩個(gè)存儲(chǔ)層次有許多相同點(diǎn);(1) 出發(fā)點(diǎn)相同二者都是為了提高存儲(chǔ)系統(tǒng)的性能價(jià)格比而構(gòu)造的分層存儲(chǔ)體系，都力圖使存儲(chǔ)系統(tǒng)的性能接近高速存儲(chǔ)器，而價(jià)格和容量接近低速存儲(chǔ)器。(2) 原理相同都是利用了程序運(yùn)行時(shí)的局部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器。但cache主存和主存輔存這兩個(gè)存儲(chǔ)層次也有許多不同之處：側(cè)重點(diǎn)不同cache主要解決主存與CPU的速度差異問(wèn)題；而就性能價(jià)格比的提高而言，虛存 主要是解決存儲(chǔ)容量問(wèn)題，另外還包括存儲(chǔ)管理、主存分配和存儲(chǔ)保護(hù)等方面。(4) 數(shù)據(jù)通路不同CPU與cache和主存之間均有直接訪問(wèn)通路，c

49、ache不命中時(shí)可直接訪問(wèn)主存 :而虛存所依賴的輔存與CPU之間不存在直接的數(shù)據(jù)通路，當(dāng)主存不命中時(shí)只能通過(guò)調(diào)頁(yè) 解決，CPU最終還是要訪問(wèn)主存。(5) 透明性不同cache的管理完全由硬件完成，對(duì)系統(tǒng)程序員和應(yīng)用程序員均透明；而虛存管理 由軟件(操作系統(tǒng))和硬件共同完成，由于軟件的介入，虛存對(duì)實(shí)現(xiàn)存儲(chǔ)管理的系統(tǒng)程序 員不透明，而只對(duì)應(yīng)用程序員透明(段式和段頁(yè)式管理對(duì)應(yīng)用程序員“半透明”)。未命中時(shí)的損失不同由于主存的存取時(shí)間是cache的存取時(shí)間的510倍，而主存的存取速 度通常比輔存的存取速度快上千倍，故主存未命中時(shí)系統(tǒng)的性能損失要遠(yuǎn)大于cache未命中 時(shí)的損失。893.7.1虛擬存儲(chǔ)器的基本概念4、虛存機(jī)制要解決的關(guān)鍵問(wèn)題(1) 調(diào)度