4對(duì)2編碼器軟件設(shè)計(jì)報(bào)告

1、報(bào)告內(nèi)容一、各類設(shè)計(jì)環(huán)節(jié)的性質(zhì)、目的與任務(wù)本軟件設(shè)計(jì)是一門專業(yè)基礎(chǔ)實(shí)踐課，是C或C+語言等課程的后續(xù)實(shí)踐課程。本軟件設(shè)計(jì)的目的和任務(wù)：1使學(xué)生全面了解如何應(yīng)用該硬件描述語言進(jìn)行高速集成電 路設(shè)計(jì)；2通過軟件使用、設(shè)計(jì)與仿真環(huán)節(jié)使學(xué)生熟悉EDA-VHDL開發(fā)環(huán)境；3.通過對(duì)基本題、綜合題的設(shè)計(jì)實(shí)踐，使學(xué)生掌握硬件系統(tǒng)設(shè)計(jì)方法 （自底向上或自頂向下），熟悉VHDL 語言三種設(shè)計(jì)風(fēng)格，并且培養(yǎng)學(xué)生應(yīng)用VHDL語言解決實(shí)際問題的能力。二、設(shè)計(jì)內(nèi)容、學(xué)時(shí)分配及基本要求本軟件設(shè)計(jì)安排兩周的實(shí)踐，要求：設(shè)計(jì)及仿真工具的安裝與熟悉；選擇并完成一個(gè)基本課題（16學(xué)時(shí)）；選擇并設(shè)計(jì)一個(gè)綜合課題（24學(xué)時(shí)）。三、課

2、題內(nèi)容：（一）基本題設(shè)計(jì)一個(gè)4對(duì)2編碼器（輸入：I3 I2 11 10輸出：A B）,真值表如圖3。I3I2I1I0AB000100001001010010100011圖31. 對(duì)選題的理解 （題目要求概述）在數(shù)字系統(tǒng)中，常常需要將某一信息（輸入）變換為某一特定的代碼（輸出）。把二進(jìn)制碼按一定的規(guī)律排列，例如8421碼、格雷碼等，使每組代碼具有一特定的含義（代表某個(gè)數(shù)字或是控制信號(hào)）稱為編碼。具有編碼功能的邏輯電路稱為編碼器。編碼器有若干個(gè)輸入，在某一時(shí)刻只有一個(gè)輸入被轉(zhuǎn)換為二進(jìn)制碼。例如8線-3線編碼器和4線-2線編碼器分別有8輸入、3位輸出和4位輸入、2位輸出。根據(jù)4-2編碼器的真值表得出

3、邏輯表達(dá)式 為 A=I2 ； B=I1 + I3。2. 系統(tǒng)分析（系統(tǒng)原理圖，算法框圖，設(shè)計(jì)要點(diǎn)、難點(diǎn)和特色點(diǎn)）系統(tǒng)原理圖： I<3:0>A<1:0>算法框圖:編碼器有若干個(gè)輸入，在某一時(shí)刻只有一個(gè)輸入被轉(zhuǎn)換為二進(jìn)制碼。根據(jù)真值表看出， 具有一個(gè)編碼狀態(tài)的，編碼只是完全正確的。但是，對(duì)于多個(gè)編碼狀態(tài)，則編碼是沒有意義的。從中得到一個(gè)啟示，它的輸入中只能有一個(gè)被編碼信號(hào)，也就是說它們之間是有約束的。而如何正確輸入和通過調(diào)節(jié)時(shí)鐘顯示正確輸出是本環(huán)節(jié)最大難點(diǎn)。3. 邏輯仿真圖及功能分析口a曰jn_n_n_n_n_rT_mT_n_mi_rm_n_nnw滋ULJ9"ti

4、| %q nsO Tin-J- Jfctl越 12tB2L«回岡由 QuzLEtus II C:/altera/9DTp2/>q.uiartiu.3'/d2p bui 1 dE-r/tiK 2b*4 2 5ib.vl1 atian Eep>DEt Sinulatlan. Vtayef dtbjs.j It dL I; av-lala$iTt.Tcf+ri'S令 Strtus .!L fh w rajncl n i pniint i. Faci!i.i.i.iLf "Jool i. ndev |tilp務(wù) bmiZvhd醪 Co«piik

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8、每一個(gè)高低電平信號(hào)編成一個(gè)對(duì)應(yīng)的二進(jìn)制 代碼。4-2編碼器有4個(gè)輸入A0A3 , 2個(gè)輸出Y0Y1。其中任何時(shí)刻輸入只能有一個(gè)取 值為1,并且有一組對(duì)應(yīng)的2進(jìn)制碼輸出。結(jié)果分析： 將輸入時(shí)鐘調(diào)整為 a3=5ns,a2=10ns,a1=15ns,a0=20ns 后，對(duì)照真值表觀察實(shí) 驗(yàn)數(shù)據(jù)正確。5.調(diào)試過程與問題 完成代碼編寫的時(shí)刻其實(shí)我是激動(dòng)的， 靠自己摸索下調(diào)試出了時(shí)序仿真圖形， 但在對(duì)照 真值表和代碼之后發(fā)現(xiàn)無法驗(yàn)證仿真的正確性， 又仔細(xì)校對(duì)了代碼仍不正確， 在咨詢老師后， 將更改為的功能仿真后，結(jié)果與真值表和程序相對(duì)應(yīng)，表明程序編寫正確。6.體會(huì)和建議 體會(huì)：這是第一次接觸 VHDL 語

9、言，通過查閱參考書，從零做起，從實(shí)際的題目中一 點(diǎn)一點(diǎn)了解了 VHDL 語言的用法。先理解書上一些實(shí)際的例題，然后自己去更改、編寫程 序，從而完成了實(shí)驗(yàn)課題。只有通過自己動(dòng)手實(shí)驗(yàn)，才能更快的掌握新的知識(shí)，才能發(fā)現(xiàn)純 理論學(xué)習(xí)中發(fā)現(xiàn)不了的問題。 無論是基本題還是綜合題在實(shí)驗(yàn)過程中都是遇到了各種各樣的 問題，困難重重，通過自己的努力完成這次實(shí)驗(yàn)收獲還是不小的。建議：增加老師講解如何使用軟件模塊，以減少在不必要的地方浪費(fèi)大量的時(shí)間。7.附錄( VHDL 源程序)library ieee;use ieee.std_logic_1164.all;entity bm4_2 isport(a:in std_logic_vector(3 downto 0);b:out std_logic_vector(1 downto 0);end bm4_2;architecture rtl of bm4_2 isbeginprocess(a)begincase a is when"0001"=>b<="00"when"0010"=>b<="01"whe