基于FPGA的實時測距雷達研究

1、基于FPGA的實時雷達測距研究1 脈沖積累的總體方案1.1 結(jié)構(gòu)框圖本系統(tǒng)所用脈沖積累部分如圖4.1所示，包括A/D、同步累加、D/A、脈沖再生等幾大模塊，在整個系統(tǒng)中，脈沖積累部分起著至關(guān)重要的作用，將直接影響到系統(tǒng)測距性能的好壞。 圖4.1 脈沖積累結(jié)構(gòu)框圖Figure 4.1 Block diagram of pulse accumulation 包絡(luò)檢波器輸出的模擬的回波信號經(jīng)A/D變換轉(zhuǎn)換成數(shù)字信號后，送到同步累加器中進行多個周期的同步累加，以增強接收信號信噪比，累加完成后的數(shù)字信號再經(jīng)D/A變換成模擬信號，再生出信噪比得到增強的接收信號。同步累加器是用數(shù)字化芯片來實現(xiàn)的 。 1.2

2、 芯片及開發(fā)工具 數(shù)字化芯片的選擇，需要根據(jù)具體系統(tǒng)要求完成的數(shù)字信號處理算法進行最優(yōu)選擇，本文防撞雷達脈沖積累所要用到的信噪比增強算法要求處理速度快，算法結(jié)構(gòu)相對簡單，選用FPGA芯片。考慮到算法要求芯片支持雙口RAM功能和終端功能的可拓展性，同時考慮到充分利用資源以節(jié)約成本和盡量少用輸入、輸出管腳以方便最終布線和制版，選定Altera公司ACEX1K系列的EP1K30TC144-3芯片, 集成度為3萬門，總共I/O口數(shù)目為14436。 ACEX1K是基于可重構(gòu)CMOS SRAM的FPGA，其內(nèi)部主要包含一個用于實現(xiàn)寄存器和特殊邏輯功能的增強型嵌入式陣列EAB和用于實現(xiàn)一般功能的邏輯陣列LA

3、B。這種基于SRAM型的FPGA可以實時的對內(nèi)置的RAM編程，實時的改變器件功能，實現(xiàn)現(xiàn)場動態(tài)重配置，設(shè)計靈活，開發(fā)周期短38。 選用開發(fā)軟件為Quartus II 4.0，該軟件提供了靈活的設(shè)計輸入方式、豐富的設(shè)計參考庫和強大的仿真功能。本文根據(jù)具體模塊的需求，采用了原理圖輸入方式 。2 脈沖積累的必要性2.1 門限檢測脈沖雷達測距是建立在對目標回波脈沖檢測的基礎(chǔ)上的，雷達的檢測性能越強，測距性能越好。在雷達接收機的輸入端，微弱的回波信號總是和噪聲及其它干擾混雜在一起的。在一般情況下，噪聲是限制微弱信號檢測的基本因素。假如只有信號而沒有噪聲，任何微弱的信號在理論上都是可以經(jīng)過任意放大而被檢測

4、到的。雷達總是在噪聲背景發(fā)現(xiàn)并檢測目標，因此雷達檢測能力實質(zhì)上取決于信號的信噪比。接收機噪聲是寬頻帶的高斯噪聲，雷達檢測微弱信號的能力將受到與信號能量譜占有相同頻帶的噪聲能量所限制。由于噪聲的起伏特性，判斷信號的是否出現(xiàn)成為一個統(tǒng)計問題，必須按照某種統(tǒng)計檢測標準進行判斷。雷達信號檢測中廣泛使用奈曼皮爾遜準則，這個準則要求在給定信噪比的條件下，滿足一定虛警概率時的發(fā)現(xiàn)概率最大。這一準則的實現(xiàn)方法是將雷達接收機接收到的回波信號脈沖與某一預(yù)設(shè)的門限電壓進行比較，若包絡(luò)幅度超過門限，則認為目標存在，否則認為目標不存在，這就是門限檢測，如圖4.2所示。 圖4.2 門限檢測 Figure 4.2 Thre

5、shold detection 門限檢測是一種統(tǒng)計檢測，由于信號疊加有噪聲，因而輸出是一個隨機量。在輸出端根據(jù)振幅是否超過門限來判斷有無目標存在，可能出現(xiàn)以下四種情況：（1）存在目標時，判為有目標，這是一種正確判斷，稱為發(fā)現(xiàn)，它的概率稱為發(fā)現(xiàn)概率（Detection Rate）；（2）存在目標時，判為無目標，這是錯誤判斷，稱為漏報，它的概率稱為漏報概率（Losing Alarm Rate）；（3）不存在目標時，判為無目標，稱為正確不發(fā)現(xiàn)，它的概率稱為發(fā)現(xiàn)概率（Alarm Non-detection Rate）；（4）不存在目標時，判為有目標，稱為虛警，它的概率稱為虛警概率（False Alar

6、m Rate）。顯然，這四個概率存在以下關(guān)系： (4.1) (4.2) 每對概率只需知道其中一個就可以了，因此，我們只討論常用的發(fā)現(xiàn)概率和虛警概率。 虛警概率通常加到接收機中頻放大器上的噪聲是寬帶高斯噪聲，其概率密度函數(shù)如下1： （4.3）是噪聲電壓處于和之間的概率；是方差，噪聲的均值為零，高斯噪聲通過窄帶中頻濾波器（其帶寬遠小于中心頻率）后加到包絡(luò)檢波器，根據(jù)隨機噪聲的數(shù)學(xué)分析可知，包絡(luò)檢波器輸出端噪聲電壓振幅（幅值為）的概率密度函數(shù)為 （4.4）包絡(luò)振幅的概率密度函數(shù)服從瑞利分布，設(shè)門限電平為，噪聲包絡(luò)電壓超過門限電平的概率分布為虛警概率，它可以由下式求出： （4.5） 發(fā)現(xiàn)概率設(shè)振幅為的

7、正弦信號通高斯噪聲一起輸入到中頻濾波器，則包絡(luò)檢波器輸出的概率密度函數(shù)為1 （4.6）式中是總量為的零階修正貝塞耳函數(shù)， （4.7）為信號加噪聲的包絡(luò)，為噪聲方差，上述分布稱為萊斯（Rice）分布。則信號的發(fā)現(xiàn)概率為 （4.8） 式4.8表示了發(fā)現(xiàn)概率與門限電平及正弦波振幅的關(guān)系，如果以功率關(guān)系來表示，信號電壓與功率有如下關(guān)系，和分別表示信號和噪聲功率。 （6.9）虛警概率和發(fā)現(xiàn)概率的分布示意圖如4.4所示。從中可以的得出如下結(jié)論：（1）當信噪比一定時，門限電平越高，虛警概率越小，發(fā)現(xiàn)概率也越??；門限電平越低，虛警概率越大，發(fā)現(xiàn)概率越大。（2）門限電平一定時，信噪比越大，發(fā)現(xiàn)概率密度函數(shù)的峰值

8、點離虛警概率密度函數(shù)的峰值點越遠，兩條曲線相交叉部分的面積越小，產(chǎn)生錯誤判決（虛警和漏檢，如下圖陰影部分）的概率越小。 4.4 虛警概率和發(fā)現(xiàn)概率的分布示意圖Figure 6.4 Distribution of and 因此，提高雷達檢測能力可歸結(jié)為如下兩個途徑：（1）在信噪比一定的情況下，選擇一最佳門限，使其在一定準則下錯誤判決產(chǎn)生的“代價”最小。（2）提高回波信號的信噪比，從根本上減小錯誤判決的概率。6.4 最佳判決門限 為了便于推導(dǎo)說明，先對發(fā)現(xiàn)概率密度函數(shù)式（4.6）這一復(fù)雜積分進行近似簡化。當時，貝塞耳函數(shù)式（4.7） （4.10）故當時，由上式和式（4.7）可得 (4.11)也就是

9、說，在大信噪比的情況下，回波信號幅度近似為高斯分布27。設(shè)雷達虛警時產(chǎn)生的“風(fēng)險”為，漏檢時產(chǎn)生的“風(fēng)險”為，在門限下所有錯誤判決產(chǎn)生的“代價”為，則有， (4.12)現(xiàn)求一最佳門限電平，使之判決產(chǎn)生的代價最小。由， (4.13)可得： (4.14)由于30，為方便計算，近似取級數(shù)前兩項有： （4.15） 可得最佳門限，可得最佳門限， (4.16)從上式可以看出，信噪比一定的情況下，當虛警風(fēng)險大于漏檢風(fēng)險時（），最佳門限較大；當虛警風(fēng)險小于漏檢風(fēng)險時（），最佳門限較小，理論推導(dǎo)與實際情況相符。這個最佳門限是個近似的值，在實際設(shè)計中，可根據(jù)防撞雷達預(yù)設(shè)的檢測風(fēng)險（和）準則以及信號的信噪比求得相應(yīng)

10、的最佳門限，使檢測錯誤判決產(chǎn)生的代價最小，測距性能最好。2.3 脈沖積累脈沖積累可以提高回波信號的信噪比。對個脈沖觀測的結(jié)果就是一個積累的過程，積累可簡單地理解為個脈沖的疊加。積累可以在包絡(luò)檢波前完成，稱為檢波前積累和中頻積累。信號在中頻積累時要求信號間有嚴格的相位關(guān)系，即信號是相參的，所以又稱為相參積累。積累也可以在包絡(luò)檢波器以后完成，稱為檢波后積累或視頻積累。由于信號在包絡(luò)檢波后失去了相位信息而只保留下幅度信息，因而檢波后積累就不需要信號間有嚴格的相位關(guān)系，因此又稱為非相參積累12?；夭}沖上疊加了噪聲，幅度時大時小，但回波脈沖是周期性的，時間相關(guān)的，而噪聲是隨機的，時間無關(guān)的，多個脈沖積

11、累后可以有效的提高信噪比，從而改善雷達的檢測能力。下面推導(dǎo)脈沖積累對信噪比的改善能力：設(shè)一個周期的目標回波由理想回波信號和噪聲疊加而成， ( (4.17)其中，為確定信號，各個周期完全相同，而為隨機信號，各個周期相互獨立。則其信噪比為， (4.18)個周期的目標回波簡單疊加可表示為， (4.19)疊加后信號的信噪比為 (4.20)由于各個周期的噪聲滿足統(tǒng)計獨立條件，有 所以， (4.22)至此，可以得出結(jié)論，個周期的回波積累，可使信噪比改善倍。上式推導(dǎo)是假設(shè)的理想情況，相參積累和非相參積累對信噪比的改善是不同的。將個等幅相參的中頻脈沖信號進行相參積累，相鄰周期的中頻回波信號按照嚴格的相位關(guān)系同

12、相相加，因此積累相加的結(jié)果信號電壓可提高為原來的倍，相應(yīng)的功率提高為原來的倍；而噪聲是隨機的，相鄰周期的噪聲滿足統(tǒng)計獨立條件，積累的效果是平均功率相加而使總噪聲功率提高為原來的倍。這就是說相參積累的結(jié)果可以使輸出信噪比改善倍。個等幅脈沖在包絡(luò)檢波后進行理想積累時，信噪比的改善有可能達不到倍。這要視采用的檢波方式而定，如果采用包絡(luò)檢波，由于包絡(luò)檢波器的非線性作用，信號加噪聲通過檢波器時，還將增加信號與噪聲的相互作用項而影響輸出端的信噪比，特別當檢波器輸入端的信噪比較低時，在檢波器輸出端信噪比損失更大,如果采用同步檢波，則無信噪比損失，積累后信噪比的改善在和之間。 但不管采用什么檢波方式，積累器輸

13、出/輸入信噪比的確改善了M倍。 由于非相參積累對雷達的收發(fā)系統(tǒng)沒有嚴格的相參性要求，其工程實現(xiàn)比較簡單，故在本課題中采用包絡(luò)檢波后的非相參積累 。早期雷達的積累方法是依靠顯示器熒光屏的余輝結(jié)合操作員的眼和腦的積累作用而完成的。近年來，隨著A/D的采樣速率及處理器速度的提高，可以實現(xiàn)對脈沖真正意義上的積累。3 脈沖積累的實現(xiàn)3.1 模數(shù)轉(zhuǎn)換電路圖4.4 模數(shù)轉(zhuǎn)換電路 Figure 4.4 A/D circuit 模數(shù)轉(zhuǎn)換器選擇的主要標準是采樣頻率。雷達接收機的帶寬為12，根據(jù)奈奎斯特采樣定理(Nyquist Sampling Law)，采樣頻率應(yīng)大于24，系統(tǒng)設(shè)計采樣頻率為40，因此選擇了最高采

14、樣頻率可達80的模數(shù)轉(zhuǎn)換器MAX1448，如圖4.4所示。MAX1448是一個10比特的模數(shù)轉(zhuǎn)換器，工作電壓為2.7V3.6V，與FPGA3.3V的端口電壓一致，可直接互聯(lián)。A/D轉(zhuǎn)換電路如圖6.4所示： A/D變換的參考電壓 MAX1448 A/D變換的參考電壓從REFIN輸入，可以用外圍電路產(chǎn)生，也可用芯片本身產(chǎn)生的參考電壓。圖示接法就是利用了芯片從REFOUT腳輸出的內(nèi)部2.048V的精確參考電壓。 時鐘及控制信號PD (Power Down Mode)接地，使 A/D變換器工作在正常狀態(tài)而非節(jié)能狀態(tài)。OE（Output Enable）輸出使能，當其為低時，A/D變換器的數(shù)據(jù)輸出有效；當

15、其為高時，輸出數(shù)據(jù)線為高阻狀態(tài)。OE信號由主控芯片F(xiàn)PAG輸入，以控制采樣時間。CLK，A/D變換器的采樣時鐘。采樣時鐘如果不穩(wěn)定，發(fā)生抖動A/D變換器的性能下降， (4.23)其中，為輸入信號的頻率，為孔徑抖動時間。因此，要求時鐘的孔徑抖動（Aperture Jitter）小，同時時鐘的上升下降時間應(yīng)小，占空比為50。所以，不能采用直接由晶體振蕩器產(chǎn)生的信號作為采樣時鐘。本系統(tǒng)中，我們先用的有源晶體振蕩器產(chǎn)生振蕩信號；將其灌入FPGA中用D觸發(fā)器進行2分頻，分頻后的信號頻率為占空比為50，而且信號穩(wěn)定度提高，上升和下降時間減??；然后將這分頻后的信號輸入MAX1448中作為采樣時鐘。 輸入耦合

16、電路射頻變壓器（RF Transformer）TT1-6將輸入的單極性信號轉(zhuǎn)換成雙極性信號分別輸入A/D變換器的正負輸入端，這種差分輸入的方式將保證MAX1448有最佳的A/D轉(zhuǎn)換性能。射頻變壓器輸出的公共端5接到MAX1448的公共端上，使輸入信號的直流電平偏置到VDD/2，VDD為A/D變換器的工作電壓。25電阻和22pF的電容來抑制輸入信號的噪聲，22pF的電容起高頻旁路的作用，電阻置于電感和電容之間，用于防止線路上的信號形成振蕩。 A/D變換的輸出碼字轉(zhuǎn)換與符號位擴展MAXl448數(shù)據(jù)輸出格式如表1所示。當輸出使能端由高電平變?yōu)榈碗娖綍r，10位數(shù)據(jù)線有效。其中，最高位為符號位，其他9位

17、為數(shù)據(jù)位。需要注意的是，其輸出格式為偏移二進制編碼， 而FPGA處理的數(shù)據(jù)格式為二進制補碼， 因此， 表1. MAX1448為差分輸入時的輸出數(shù)據(jù)格式Table 1. MAX1448 Output Code for Differential Inputs在輸入到FPGA之前應(yīng)進行編碼格式轉(zhuǎn)換，將偏移二進制碼轉(zhuǎn)換為二進制補碼格式，轉(zhuǎn)換方法為符號位取反。同時，考慮到10次累加過程中FPGA中加法器不溢出，加法器模塊應(yīng)進行4位的符號位擴展，其數(shù)據(jù)總線擴展由10位擴展為14位。3.2同步累加的原理 同步累加的原理系統(tǒng)采用同步累加的方法來進行脈沖積累，同步累加的過程如圖6.5所示。圖4.5 同步累加流程

18、Figure 4.5 Working flow of synchronized accumulation設(shè)計脈沖積累數(shù)為10，理想情況下，信噪比可提高10倍。雷達向目標車輛發(fā)射如圖a所示的10個周期的脈沖序列。發(fā)射的同時開始接收目標車輛的回波，回波信號上疊加有噪聲，信號不“干凈”，如圖b所示，如果對回波信號直接進行門限檢測計算距離，測距性能較差。因此用模數(shù)轉(zhuǎn)換器將模擬回波信號轉(zhuǎn)換成對應(yīng)10個周期的數(shù)字信號，如圖c所示。系統(tǒng)設(shè)計發(fā)射脈沖周期，采樣時為40，故每個周期512個樣點。將第2至10共9個周期的數(shù)字信號疊加到第1個周期之上，每個周期對應(yīng)時刻樣點的值簡單相加，如所有周期的第一個樣點的值累加

19、，所有周期的第二個樣點的值累加，以此類推，故稱同步累加。由于目標的回波脈沖是周期信號，時間相關(guān)的，其值會越加越大，而噪聲是隨機的，累加后幅度沒有明顯變化，信號和噪聲的幅度之比隨著累加的進行會越來越大，形成圖d所示的信號波形。同步累加完成后再以一定的門限對累加后的信號進行判決，再生脈沖，最后計算距離。脈沖積累提高了回波信號的信噪比，從而提高雷達測距的穩(wěn)定性和準確度。 在FPGA中實現(xiàn)同步累加將回波信號模數(shù)轉(zhuǎn)換后，送入FPGA中進行存儲、累加。A/D采樣與同步存儲器、加法器用同一40的時鐘，采樣一個點，存儲一個點，這樣，存儲器（RAM）存儲單元的地址對應(yīng)了目標回波的時刻，存儲單元的值為該時刻目標回

20、波的幅度值。同步累加可以通過兩種方式實現(xiàn)：其一，先存儲，再累加。先將10個周期的目標回波對應(yīng)的共10512個樣點值保存到10512個存儲單元中，然后再累加計算。這種方式的缺點很明顯，占用存儲單元與脈沖積累數(shù)成正比，脈沖積累數(shù)越大，所需存儲單元越多，而且，存儲后再累加所需處理時間也更長。其二，邊存儲，邊累加。其工作過程為：（1） 先將第1個周期的樣點值存入512個存儲單元中；（2） 2個周期開始，每采樣一個新值，便從存儲器中讀出其在第1個周期對應(yīng)時刻的值，二者相加，再把二者的和存回原來的地址單元；第2周期結(jié)束后，RAM中存儲便為前2個周期的累加值；如此循環(huán)往復(fù)執(zhí)行，10個周期以后，RAM中存儲的

21、值便為這10個周期的目標回波的累加值，采樣結(jié)束，存儲結(jié)束，累加亦完成。（3）在第11周期，讀出RAM中的數(shù)據(jù)，以一定的門限電平進行判決，再生脈沖，比較收發(fā)脈沖即可得收發(fā)脈沖的時延，最后求出兩車距離；從RAM中讀出數(shù)據(jù)的同時，將RAM清零，為下次計算作準備。（4）回步驟（1），計算新的車距。這種邊存儲邊，邊累加的算法占用的存儲單元為512個，與脈沖積累的個數(shù)無關(guān)；計算一次距離所需時間為11個周期，共計140.8，前10個周期完成脈沖積累，第11個周期完成脈沖再生和距離計算，再無需額外的處理時間，具有很強的適時性。 圖4.6 同步累加的原理圖Figure 4.6 Schematic of sync

22、hronized accumulation in FPGA 同步累加器原理圖如圖6.6所示，其主要由累加控制信號產(chǎn)生器SelPulseGen，碼變換器，RAM地址產(chǎn)生器，雙口RAM lpm_ram_dp0，累加器 lpm_add_sub0，常數(shù)零 lpm_constant0、lpm_constant2和數(shù)據(jù)選擇器等七大功能模塊構(gòu)成。其中，碼變換器又包含輸入端由A/D輸出的偏移二進制碼到二進制補碼的變換器CodeConverIN，輸出端由二進制補碼到D/A輸入的偏移二進制碼的變換器CodeConverOUT兩個模塊；RAM地址產(chǎn)生器由9位計數(shù)器lpm_counterWraddr、 lpm_cou

23、nterRdaddr, 加法器lpm_add_sub1、 lpm_add_sub2四個模塊組成；數(shù)據(jù)選擇器由lpm_mux0、 lpm_mux1、 lpm_mux2三個模塊組成。 累加控制信號產(chǎn)生器SelPulseGen產(chǎn)生控制累加周期的控制信號，在雷達同步時鐘的前10個周期，輸出sel信號為高電平，第11個周期為低電平，其工作時序見圖（1），selPulse為其輸出的sel信號。RAM地址產(chǎn)生器用來產(chǎn)生雙口RAM的讀、寫地址，其中寫地址由lpm_counterWraddr產(chǎn)生，讀地址由與lpm_counterWraddr完全同步的計數(shù)器lpm_counterRdaddr和加法器lpm_add

24、_sub1、 lpm_add_sub2產(chǎn)生，lpm_add_sub1的其中一個加數(shù)設(shè)為十進制常數(shù)3，lpm_add_sub2的其中一個加數(shù)設(shè)為十進制常數(shù)1，當sel信號為高電平時，讀地址為寫地址值加3，當sel信號為高電平時，讀地址為寫地址值加1，后面在介紹雙口RAM的工作時序時將詳細介紹讀、寫地址產(chǎn)生的機理。數(shù)據(jù)選擇器是同步累加器中非常重要的部分，三個數(shù)據(jù)選擇器的選通控制信號均為sel信號。 圖4.7 同步累加的工作時序 Figure 4.7 Sequence of synchronized accumulation同步累加器的核心是的能同時讀寫的雙口RAM，其同時讀寫并不是指在同一時刻對同

25、一地址單元的同時讀寫，而是指在讀出地址為的存儲單元的同時能夠?qū)Φ刂窞榈拇鎯卧M行寫入，其邊存儲、邊累加的功能是通過流水線的方式完成的，這種流水線的工作方式有嚴格的時序要求。 如圖4.8所示，圖 4.8 同步累加的工作時序 Figure 4.8 Sequence of synchronized accumulation這是同步累加器在10，11周期的工作局部（圖（4.7 ）圓圈部分展開），即同步累加器完成前10個周期的累加，在11周期讀出RAM中的數(shù)據(jù)經(jīng)碼變換后，送到D/A進行模數(shù)轉(zhuǎn)換。 存儲器的讀寫、加法操作和A/D采樣均在時鐘clk的上升沿有效。圖中、取自第10個累加周期，在時刻從RAM的讀出地址（rdad ）256中讀出數(shù)