pcb走線時延估算方法

1、信號在 PCB 走線中傳輸時延（上 ）來源 ： 一博 科 技 更 新 時 間 ： 2014-2-15摘要：信號在媒質中傳播時，其傳播速度受信號載體以及周圍媒質屬性決定。在 PCB （ 印 刷 電 路 板 ） 中 信 號 的 傳 輸 速 度 就 與 板 材 DK （ 介 電 常 數(shù) ） ， 信 號 模 式 ， 信 號線與 信 號 線 間 耦 合 以 及 繞 線方 式 等 有 關 。隨 著 PCB 走線 信 號 速率越 來 越 高 ，對 時 序 要 求 較 高 的 源 同 步 信 號 的 時 序裕 量 越 來越 少 ，因 此 在 PCB 設計 階 段 準 確 知 道 P CB 走 線 對 信 號

2、時 延 的 影 響 變 的 尤 為 重 要 。本 文 基 于 仿 真 分 析 DK ，串 擾 ，過 孔 ,蛇 形 繞線等因素對信號時延的影響。關鍵 詞 ： 傳輸時延, 有效介 電常數(shù) ， 串擾 DDR 奇偶模 式1. 引言信號要能正常工作都必須滿足一定的時序要求，隨著信號速率升高，數(shù)字信號 的 發(fā)展經歷 了 從 共 同 步 時鐘 到 源 同 步 時 鐘 以及 串 行 （ serdes ） 信 號 。 在 當 今 的 消 費 類電子，通信服務器等行業(yè)，源同步和串行信號占據了很大的比重。串行信號比如 常 見 PCIE ， SAS ， SATA ， QPI ， SFP+ ， XUAI ， 10GBA

3、SE-KR 等 信 號 ， 源 同 步 信 號 比 如 DDR 信 號 。串行信 號 在 發(fā)送端 將數(shù)據信號 和時鐘 （ CLK ） 信 號 通過編碼方 式 一起 發(fā)送 ， 在 接收端通過 時鐘數(shù) 據 恢復 （ CDR ） 得 到 數(shù) 據 信 號 和時鐘信 號 。 由 于 時鐘數(shù)據 在 同一 個通道傳播 ， 串 行信 號 對 和 對之 間在 PCB 上傳 輸延時要 求較低 ， 主 要 依 靠鎖相 環(huán) （ P LL ）和 芯 片 的 時 鐘 數(shù) 據 恢 復 功 能。源 同 步 時 鐘 主 要 是 DDR信 號，在DDR設 計 中， DQ （ 數(shù) 據 ）信號參考DQS（ 數(shù)據 選通 ）信 號 ，

4、CMD （ 命 令） 信號和CTL（ 控 制 ）信 號 參 考 CLK （ 時 鐘 ）信 號，由于 DQ 的 速 率 是 CMD&CTL信 號 速 率2 倍， 所 以 DQ 信 號 和 DQS 信 號 之間 的 傳輸 延 時 要 求 比 CMD&CTL 和 CLK 之 間 的 要 求 更 高 。 目 前 市 場 上 主 流 的 為 DDR1/ DDR2/ DDR3DDR4 預 計 在 2015 年 將 成 為 消 費 類 電 子 的 主 要 設 計 ，隨 著 DDR 信 號 速率的不斷 提 高 ， 在 DDR4 設 計中特 別是 DQ 和 DQS 之間 傳輸 時延 對 設計者

5、提 出 更高的挑戰(zhàn)。在 PCB 設 計 的 時 候 為 了 時 序 的 要 求 需 要 對 源 同 步 信 號 做 一 些 等 長 ，一 些 設 計 工 程師忽略了這 個信 號 等長 其實是一個時延 等 長 ， 或者 說 是一個 時間等長 。2. 傳輸時 延簡 介Time delay 又 叫 時 延 (TD) ， 通 常 是 指 電 磁 信 號 或 者 光 信 號 通 過 整 個 傳 輸 介 質 所 用 的時間。在傳輸線上的時延就是指信號通過整個傳輸線所用的時間。Propagation delay 又 叫 傳 播 延 遲 (PD) ， 通 常 是 指 電 磁 信 號 或 者 光 信 號 在 單

6、 位 長 度 的 傳輸介質 中 傳 輸 的 時 間 延 遲 ，與“ 傳 播 速 度 ”成 反 比 例( 倒 數(shù) )關 系 ，單 位 為“ P s/inch ” 或 “ s/m ” 。從定義中可以看出時延=傳播延遲*傳輸長度(L)其中v 為 傳 播 速 度 ， 單 位 為 inch/ps或 m/sc 為 真 空 中 的 光 速 ( 3X108 m/s )r為介電常數(shù)PD 為 傳 播 延遲 ，單 位 為Ps/inch 或s/mTD 為 信 號 通過 長度 為 L的 傳 輸 線 所 產生 的 時延L 為 傳 輸 線 長度 ，單 位 為inch 或 m從上面公式可以知道，傳播延遲主要取決于介質材料的介

7、電常數(shù)，而傳播時延取決幾何結構決定電于介質材料的介電常數(shù)、傳輸線長度和傳輸線橫截面的幾何結構場分布，電場分布決定有效介電常數(shù)）。嚴格來說，不管是延遲還是時延都取決于 導體周圍的有效介電常數(shù)。在微帶線中，有效介電常數(shù)受橫截面的幾何結構影響比 較大；而串擾，其有效介電常數(shù)受奇偶模式的影響較大；不同繞線方式有效介電常 數(shù)受其繞線方式的影響。3.仿真分析過程3.1 微帶線和 帶狀線傳輸時延PCB中微帶線是指走線只有一個參考面，如下圖1;帶狀線是指走線有2個參考面，如下圖2.圖1救帶線圖2帶狀攜帶狀線由于電磁場都被束縛在兩個參考面之間的板材中，所以走線的有效介電常 數(shù)為板材的介電常數(shù)。微帶線會導致部分電

8、磁場暴露在空氣中，空氣的相對介電常數(shù)約為1.0006 ，板材如 常規(guī)FR4的介電常數(shù)為4.2 ,那么微帶線的有效介電常數(shù)在1和4.2之間，可以利 用下面的公式計算微帶線的有效介電常數(shù)【Collins,1992 】：se（城 +1）/2+ （球-1）/2 （ 1 + 12H/W）-1/2+ F -0.217（ 泮 -1）T/ VWH3.13.F = 0.02(城-1) ( 1-W/H) 2 (W/H < 1) F= 0 (W/H >1)其中，陽 為有效介電常數(shù)，球 為電路板材料的介電常數(shù)，H為導線高于地平面的高度，W為導線寬度，T為導線厚度Hlri®r.-kTm通Wf|7S

9、gtHa卡V2n【咻D|OICS巾取項Ipic|噓:一而CwMl附iS匚而學SJ3L*：1時gTist 咐，TwlhcxmRUtatt圖4微帶線層疊與時延圖5帶狀線層疊和時延在圖4和圖5的層疊結構下，1000mil的走線 時延差=179.729ps-147.954ps=31.775ps,可以看出這個差距是非常大的在做源同步的DDR同組等長時候只考慮物理等長會帶來很嚴重的時間不等長3.2 走線和過孔傳輸時延在PCB設計時候，經常會遇到走線換層，走線換層必須借助于過孔。但長度相等的過孔和走線之間的時延并不相等。過孔的時延可以用式3.3表示TD_via= VLC3.3其中TD_via 表示信號經過過

10、孔的時延，L表示過孔的寄生電感，C表示過孔的 寄生電容。從式3.3可以看出寄生電容和寄生電感都會導致過孔的傳輸時延變大。 而不同過孔結構寄生參數(shù)也會發(fā)生改變。下面通過仿真分析過孔時延和傳輸線時延 時間的偏差Vra Chargetonsttcs寄生電容寄生電撼Resonant FroquonevOHO1.GO1 MHzVu tnipedance5 人4 79 QIU”車Step ResponseV14 hqFc pumeterIOm9s1ntemml Pad dmnigEr70milsRef Pk»ne opening 0 13m40milsVia HeightG2V1,»

11、Plaiting Tluckrnss1mflsPower DisstpatjonQtOO37 WnttsConductor Gross sectton34.5575 Sq.inilsVia Current2.01*18 Amps圖6過孔結構及寄生參數(shù)如圖6所示過孔結構時延可以根據式3.3計算出：TD_via= ，LC=sqr ( 0.4021pf*1326.2pH) =23.1ps式 3.4由式3.4可以看出，結構如圖6所示過孔的傳輸時延為23.1ps o而對于普通FR4板材的微帶線，1.6mm 走線傳輸時延約為11Ps ,對于帶狀線約為12.5ps 。通 過計算可以看出相同長度的走線和過孔之

12、間的時延相差是非常大的。因此對設計工 程師來講設計的時候盡量做到以下兩點：1）需要做等長的信號要盡量走同層，換層時需要注意總的長度要保持相等并且 每層走線都需要等長。2 ） 需要等長的信號走相同走線層可以保持過孔的時延一致，從而消除過孔時延 不一致帶來的影響。信號在PCB走線中傳輸時延 （下）來源：一博科技 更新時間：2014-2-193.3 串擾對信號時延的影響。PCB板上線與線的間距很近，走線上的信號可以通過空間耦合到其相鄰的一些 傳輸線上去，這個過程就叫串擾。串擾不僅可以影響到受害線上的電壓幅值，同時 還會影響到受害線上信號的傳輸時延圖7串擾拓撲圖如圖7串擾拓撲圖所示，假設有3根相互耦合

13、的傳輸線，中間的一根線（圖8中D1）為受害線，兩邊的線（圖8中D0&D2 ）為攻擊線。仿真中所加的激勵源為圖 8所示，分為三種情況：1 ,假設兩邊的攻擊線中沒有信號，即不存在串擾，此種情況作為參考基準線（R eference ）；2 ,假設攻擊線和受害線切換狀態(tài)一致，此種情況為偶模(Even Mode )3 ,假設攻擊線和受害線切換狀態(tài)相反，此種情況為奇模(Odd Mode )Even ModeOdd Mode|DO D1| D2圖8串擾仿真中激勵奇偶模式空間電磁場分布(如圖9&圖10所示)不同，從而導致了傳輸線周圍的有效介質電常數(shù)不同，有效介電常數(shù)的不同最終帶來了在不同激勵源

14、的情況下信 號傳播速度不同。圖10 偶模電磁圖9奇模電磁場分布場分布仿真結果如下圖11所示，其中藍色為第一種激勵所對應的參考基準線，其周圍沒有其它信號線的影響；紅色線為第二種激勵所對應的接收端波形；綠色為第三中 情況所對應的接收端波形。綠色波形最早到達接收端，而紅色的波形最后到達接收 端，是由于奇模的傳輸速度比偶模塊圖11串擾仿真結果從上面的仿真結果可以看出信號線周圍的攻擊線會對信號線的傳輸時延到來影 響，如果設計處理不當，導致傳輸時延偏差較大最終會導致系統(tǒng)工作不穩(wěn)定。在設 計的時候要盡量減小這種影響，可以從以下幾點考慮：1 ,拉大線間距。線間距越大，相鄰走線間的影響就越小，走線間距盡量滿足3

15、 W原則。2,使耦合長度盡量短。相鄰傳輸線平行走線長度越長串擾越大，走線時候盡量 減小相鄰線平行走線長度；對于相鄰層走線盡量采用相鄰層垂直走線。3,走線盡量走在帶狀線。微帶線的串擾相對帶狀線較大，帶狀線走線可以減小串擾的影響4,保持完整回流平面，避免跨分割，走線和參考面盡量緊耦合。3.4繞線方式對信號時延的影響在PCB設計時候，有些設計人員為了滿足等長要求會對走線進行繞線，很少有 設計人員會考慮到不恰當?shù)睦@線也會影響傳輸線時延。為了驗證繞線對傳輸線時延 的影響，我們公司信號完整性團隊（SI組）設計出測試板進行實測。如下圖12所 示，蛇形繞線和參考直線走在相同的走線層，兩者線寬線間距以及物理長度

16、完全相 同，蛇形繞線的局部放大圖如下圖13所示。.一蛇形繞線 ：參考線圖12蛇形繞線和參考走線圖13 蛇形繞線局部放大圖實測結果如下圖13所示，其中紅色線為參考走線，藍色的線為蛇形繞線的走線，從結果可以看出蛇形繞線的信號傳輸速度會比直線參考線的速度要快，兩者相差了 13.89ps o這是由于蛇形繞線靠的太近，平行的耦合長度太長，信號在蛇形繞線上的自耦合導致信號傳播速度較快I' awti.d Iide*卜I 曲“ TI> Im圖13實測結果通過3D電磁場仿真軟件也可以看出這種蛇形繞線和直線間傳輸速度不同，如下圖14所示：兩種不同的繞線是物理等長的，可以看出下面一種繞線方式由于繞線

17、靠的較緊，而且平行耦合長度也長，可以看出下面一種繞線方式信號傳輸?shù)臅煲徽及?、圖14仿真結果從上面的仿真測試可以看出，不同繞線方式對信號時延影響還是比較大的，為了 減小由于繞線帶來的時延的影響，可以考慮以下幾點：1 ,在PCB設計時候盡量減少不必要的繞線，比如串行信號差分對和差分對之間 沒有必要做等長。2 ,增大繞線間間距，盡量滿足單根繞線間距大于5H （ H為線到最近參考面的 距離），差分繞線大于3H （H為線到最近參考面的距離）。3 ,減小繞線間平行走線長度。4 .小結在PCB設計時候要將等長的設計觀念逐步向等時設計轉變，在對時序或者等長 要求高的設計尤其需要注意串擾，繞線方式，不同層走線

18、，過孔時延等方面對時序 的影響。豐富的SI （信號完整性）知識和正確的仿真方法可以幫助設計去評估PCB 板上的傳輸時延，從而提高設計的質量我們在設計PCB 板的時候經常會考慮信號線等長，如果等長做的不好，各個信號之間就會有延時，可能會造成數(shù)據采樣錯誤等問題。那么 PCB 上的延時應該怎么計算？我們經常聽到的PCB表層走線比PCB內層走線的速度快為什么？首先要明確的一個問題是PCB 上信號速度不是電子的運動速度。信號在PCB 信號線里是以電波的形式向前傳播。 那么信號速度等于光速么？答案也是否定的。 信號速度還與不同材料的介電常數(shù)相關。具體計算公式是V=C/Er 0.5 ，其中 Er 是信號線周圍材料的相對介電常數(shù)。如果信號線暴露在空氣中那么信號的傳輸速度就等于C,但是在PCB上，傳輸速度明顯小于C。舉例， 我們常見的 PCB 材料 Fr4 的介電常數(shù)在4.2-4.5 左右，為了計算方便我們取4 。帶入公式可以算出， Fr4 材料制作的 PCB 板上面信號的傳輸速度是光速的二分之一。 光速