VerilogHDL入門教程(華為)

1、文檔中心 文檔編號資源類別：HDL語言版本1.0密級內部公開共 41 頁Verilog HDL 入門教程（ 僅供內部使用 ）擬制：批準：批準：中研基礎中研基礎 日期:日期:日期：2004.8.3yyyy/mm/dd版權所有 不得復制Verilog HDL 入門教程絕密 請輸入文檔編號日期2004.8.3修訂版本1.00描述初稿完成修訂記錄作者2004-08-16 第 2 頁，共 41 頁 版權所有，侵權必究Verilog HDL 入門教程絕密 請輸入文檔編號目錄1 前言 52 HDL設計方法學簡介 52.1 數(shù)字電路設計方法 52.2 硬件描述語言 62.3 設計方法學 62.4 Verilo

2、g HDL 簡介 72.4.1 歷史 72.4.2 能力 73 Verilog HDL 建模概述 93.1 模塊 93.1.1 簡單事例 93.1.2 模塊的結構 103.1.3 模塊語法 113.2 時延 113.3 三種建模方式 123.3.1 結構化描述方式 123.3.2 數(shù)據(jù)流描述方式 143.3.3 行為描述方式 154.3 格述 164 Verilog HDL 基本語法 174.1 標識符 174.1.1 定義 174.1.2 關鍵詞 174.1.3 書寫規(guī)范建議 174.2 注釋 184.4 數(shù)字值集合 184.4.1 值集合 184.4.2 常量 184.5 數(shù)據(jù)類型 204

3、.5.1 線網(wǎng)類型 204.5.2 寄存器類型 204.6 運算符和表達214.5.3 算術運算符 214.5.4 關系運算符 224.5.5 邏輯運算符 234.5.6 按位邏輯運算符 244.5.7 條件運算符 254.5.8 連接運算符 254.7 條件語句 254.8 case 語句 275 結構建模 282004-08-16 第 3 頁，共 41 頁 版權所有，侵權必究Verilog HDL 入門教程絕密 請輸入文檔編號5.1 模塊定義結構 285.2 模塊端口 285.3 實例化語句 295.4 結構化建模具體實例 316 數(shù)據(jù)流建模 346.1 連續(xù)賦值語句 346.2 阻塞賦值

4、語句 346.3 數(shù)據(jù)流建模具體實例 347 行為建模 157.1 簡介 357.2 順序語句塊 357.3 過程賦值語句 367.4 行為建模具體實例 378 其他方面 399 習題 3910 附錄 A Verilog 保留字 402004-08-16 第 4 頁，共 41 頁 版權所有，侵權必究Verilog HDL 入門教程Verilog HDL 入門教程絕密 請輸入文檔編號關鍵詞：摘 要：本文主要介紹了 Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL設計方法，初步了解并掌握 Verilog HDL語言的基本要素,能夠讀懂簡單的設計代碼并能夠進行一些簡單設計

5、的 Verilog HDL 建模?？s略語清單： 對本文所用縮略語進行說明，要求提供每個縮略語的英文全名和中文解釋。 參考資料清單： 請在表格中羅列本文檔所引用的有關參考文獻名稱、作者、標題、編號、發(fā)布日期和出版單位等基本信息。參考資料清單名稱Quisck作者AMBIT Design編號發(fā)布日期查閱地點或渠道蘇文彪出版單位（若不為本公司發(fā)布的文獻，請?zhí)顚懘肆校㏑eference for SystemVerilog HDLVerilog HDL 硬 J.Bhasker 著2000.7圖書館機 械工業(yè) 出版件描述語言徐振林 等譯社1 前言當前業(yè)界的硬件描述語言中主要有VHDL 和 Verilog H

6、DL 。公司根據(jù)本身ASIC設計現(xiàn)有的特點、現(xiàn)狀，主推Verilog HDL語言，逐漸淡化VHD印言，從而統(tǒng)一公司的ASIC/FPG破計平臺，簡化流程。為使新員工在上崗培訓中能迅速掌握ASIC/FPGA設計的基本技能，中研基礎部ASIC設計中心 開發(fā)了一系列的培訓教材。該套 HDL語言培訓系列包括如下教 程： Verilog HDL 入門教程 Verilog HDL 代碼書寫規(guī)范 Verilog 基本電路設計指導書 TestBench 編碼技術 系列教材完成得較匆忙，本身尚有許多不完善的地 方，同時，可能還需要其他知識方面的培訓但沒有形成培訓教材，希望大家在培訓過程中，多提寶貴意見，以便我們對

7、它進行修改和完 善。 HDL設計方法學簡介2004-08-16 第 5 頁，共 41 頁 版權所有，侵權必究Verilog HDL 入門教程2.1 數(shù)字電路設計方法當前的數(shù)字電路設計從層次上分可分成以下幾個層次：1. 算法級設計：利用高級語言如 C語言及其他一些系統(tǒng)分析工具（如MATLAB對設計從系統(tǒng)的算法級方式進行描述。算法級不需要包含時序信息。2. RTL 級設計：用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹韺υO計進行描述。3. 門級：用邏輯級的與、或、非門等門級之間的連接對設計進行描述。4. 開關級：用晶體管和寄存器及他們之間的連線關系來對設計進行描述。算法級是高級的建模，一般對特大型設計或有較復雜的

8、算法時使用，特別是通訊方面的一些系統(tǒng)，通過算法級的建模來保證設計的系統(tǒng)性能。在算法級通過后，再把算法級用RTL級進行描述。門級一般對小型設計可適合。開關級一般是在版圖級進 行。2.2 硬件描述語言在傳統(tǒng)的設計方法中，當設計工程師設計一個新的硬件、一個新的數(shù)字電路或一個數(shù)字邏輯 系統(tǒng)時，他或許在CAE工作站上做設計，為了能在CAH作站做設計，設計者必須為設計畫一張線路圖，通常地，線路圖是由表示信號的線和表示基本設計單元的符號連在一起組成線路圖，符 號取自設計者用于構造線路圖的零件庫。若設計者是用標準邏輯器件（如 74 系列等）做板極設計線路圖，那么在線路圖中，符號取自標準邏輯零件符號庫；若設計是

9、進行 ASIC設計，則這些符號取自ASIC庫的可用的專用宏單元。這就是傳統(tǒng)的原理圖設計方法。對線路圖的邏輯優(yōu)化，設計者或許利用一些EDAT具或者人工地進行邏輯的布爾函數(shù)邏輯優(yōu)化。為了能夠對設計進行驗證，設計者必須通過搭個硬件平臺（如電路板），對設計進行驗證。隨著電子設計技術的飛速發(fā)展，設計的集成度、復雜度越來越高，傳統(tǒng)的設計方法已滿足不 了設計的要求，因此要求能夠借助當今先進的ED*具，使用一種描述語言，對數(shù)字電路和數(shù)字 邏輯系統(tǒng)能夠進行形式化的描述，這就是硬件描 述語言。硬件描述語言HDL( Hardware Description Language )是一種用形式化方法來描述數(shù)字電路和 數(shù)

10、字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設計者可利用這種語言來描述自己的設計思想，然后利用 EDA 工具進行仿真，再自動綜合到門級電路，最后用ASIC或FPG故現(xiàn)其功能。舉個例子，在傳統(tǒng)的設計方法中，對2輸入的與門，我們可能需到標準器件庫中調個74 系列的器件出來，但在硬件描述語言中，“& ”就是一個與門的形式描述，“ C = A & B ”就是一個2 輸入與門的描述。而“ and”就是一個與門器件。 硬件描述語言發(fā)展至今已有二十多年歷史，當今業(yè)界 的標準中(IEEE標準)主要有 VHD你口Verilog HDL 這兩種硬件描述語言。2.3 設計方法學當前的ASIC設計有多種設計方法，但

11、一般地采用自頂向下的設計方法。隨著技術的發(fā)展，一個芯片上往往集成了幾十萬到幾百萬個器件，傳統(tǒng)的自底向上的 設計方法已不太現(xiàn)實。因此，一個設計往往從系統(tǒng)級設計開始，把系統(tǒng)劃分成幾個大的基本的功能模塊，每個功能模塊再按一定的規(guī)則分成下一個層次的基本單元，如此一直劃分下去。自頂向下的 設計方法可用下面的樹狀結構表示：2004-08-16 第 6 頁，共 41 頁 版權所有，侵權必究Verilog HDL 入門教程絕密 請輸入文檔編號系統(tǒng)級的頂層模塊模 塊 A 模 塊 B 模塊 C模 塊 B1 模 塊 B2 模 塊 C1圖1 TOP-DOW能計思想通過自頂向下的設計方法，可實現(xiàn)設計的結構化，使一個復雜

12、的系統(tǒng)設計可由多個設計者分工合作；還可以實現(xiàn)層次化的管理。2.4 Verilog HDL 簡介Verilog HDL是一種硬件描述語言，用于從算法級、RTL級、門級到開關級 的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可介于簡單的門級和完整的電子數(shù)字系統(tǒng)之 間。數(shù)字系統(tǒng)可按層次描述。2.4.1 歷史Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設計者所接受

13、。在一次努力增加語言普及性的活動 中， Verilog HDL 語言于 1990 年 被 推向公眾 領域。 Open Verilog International （ O V I ）是促 進 Verilog 發(fā)展的國際性組織。 1992 年， OVI 決定致力于推廣 Verilog OVI標準成為 IEEE 標準。這一努力最后獲得成功， Verilog 語言于 1995 年成為IEEE 標準，稱為IEEE Std1364 1995 。完整的標 準在 Verilog 硬件描述語言參考手冊中有詳細描述。2.4.2 能力對初學者，可先大致了解一下Verilog HDL 所提供的能力，掌握VerilogHDL語言的核心子集 就可以了。1. 概述Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結構組成 以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此 外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在