基于FPGA的高階全數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)

1、基于FPGA的高階全數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)1引言 鎖相環(huán)在通信、雷達、測量和自動化控制等領(lǐng)域應(yīng)用極為廣泛，已經(jīng)成為各種電子設(shè)備中必不可少的基本部件。隨著電子技術(shù)向數(shù)字化方向發(fā)展，需要采用數(shù)字方式實現(xiàn)信號的鎖相處理。因此，對全數(shù)字鎖相環(huán)的研究和應(yīng)用得到了越來越多的關(guān)注。傳統(tǒng)的數(shù)字鎖相環(huán)系統(tǒng)是希望通過采用具有低通特性的環(huán)路濾波器，獲得穩(wěn)定的振蕩控制數(shù)據(jù)。對于高階全數(shù)字鎖相環(huán)，其數(shù)字濾波器常常采用基于DSP 的運算電路。這種結(jié)構(gòu)的鎖相環(huán)，當環(huán)路帶寬很窄時，環(huán)路濾波器的實現(xiàn)將需要很大的電路量，這給專用集成電路的應(yīng)用和片上系統(tǒng)SOC（system on chip）的設(shè)計帶來一定困難。另一種類型的全數(shù)字鎖

2、相環(huán)是采用脈沖序列低通濾波計數(shù)電路作為環(huán)路濾波器，如隨機徘徊序列濾波器、先N 后M 序列濾波器等。這些電路通過對鑒相模塊產(chǎn)生的相位誤差脈沖進行計數(shù)運算，獲得可控振蕩器模塊的振蕩控制參數(shù)。由于脈沖序列低通濾波計數(shù)方法是一個比較復(fù)雜的非線性處理過程，難以進行線性近似，因此，無法采用系統(tǒng)傳遞函數(shù)的分析方法確定鎖相環(huán)的設(shè)計參數(shù)。不能實現(xiàn)對高階數(shù)字鎖相環(huán)性能指標的解藕控制和分析，無法滿足較高的應(yīng)用需求。本文提出了一種基于比例積分（PI）控制算法的高階全數(shù)字鎖相環(huán)。給出了該鎖相系統(tǒng)的具體結(jié)構(gòu)，建立了系統(tǒng)數(shù)學模型，并對其系統(tǒng)性能進行了理論分析。采用MATLAB 軟件對系統(tǒng)進行了仿真實驗。應(yīng)用EDA 技術(shù)設(shè)計

3、了該鎖相系統(tǒng)，并用FPGA 予以實現(xiàn)。2 全數(shù)字鎖相環(huán)的結(jié)構(gòu)及工作原理基于比例積分控制算法的三階全數(shù)字鎖相環(huán)的系統(tǒng)結(jié)構(gòu)如圖1 所示。該系統(tǒng)由數(shù)字鑒相器（DPD）、數(shù)字環(huán)路濾波器（DLF）和數(shù)控振蕩器（DCO）三個部件組成。圖1 三階全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)圖本鎖相系統(tǒng)中由于數(shù)控振蕩器采用累加器的結(jié)構(gòu)，因此，累加器輸出的并行碼就是數(shù)控振蕩器的輸出相位碼B，它反映了輸入信號和輸出信號之間的瞬時相位差。鑒相器中的寄存器是由一組D 觸發(fā)器構(gòu)成。DCO 的輸出相位碼B 并行送到D 觸發(fā)器的D 端，在輸入信號的正向過零點對D 觸發(fā)器采樣，D 觸發(fā)器組的輸出E 就表示該采樣時刻的瞬時相位差，從而完成了數(shù)字鑒相功

4、能。數(shù)字環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，并且控制著環(huán)路相位校正的速度與精度。為了提高鎖相系統(tǒng)的性能，設(shè)計了基于PI 控制算法的二階數(shù)字濾波器。其工作原理是對鑒相器輸出的相位誤差信號經(jīng)一階積分環(huán)節(jié)、二階積分環(huán)節(jié)和比例環(huán)節(jié)調(diào)節(jié)后，分別產(chǎn)生積分控制參數(shù)NP1 和NP2，以及比例控制參數(shù)NI，然后取這三個控制參數(shù)之和作為數(shù)控振蕩器的控制參數(shù)。為使DLF 輸出的控制碼組在同一瞬間并行送入DCO，在這兩個環(huán)路部件之間接入一緩沖寄存器。數(shù)控振蕩器是由全加器和寄存器構(gòu)成的累加器組成。若累加器位長為N，則低位輸入端NL 接DLF的控制碼組G，高位NH 接DCO 自由振蕩頻率0 f 的控制碼組C（該參數(shù)

5、可由設(shè)計者設(shè)定）。當控制碼組G 均為0時，DCO 輸出端最高位AN 的輸出信號的頻率便是DCO 的自由振蕩頻率f0 。在環(huán)路鎖定過程中，控制碼組G 不是全為零，此時累加器的累加結(jié)果將進位而改變累加器的分頻系數(shù)，從而改變DCO 輸出信號的頻率，實現(xiàn)比例積分控制參數(shù)對本地估算信號的控制作用，最終達到鎖相的目的。3 數(shù)字鎖相環(huán)系統(tǒng)性能的理論分析3.1 鎖相環(huán)的系統(tǒng)結(jié)構(gòu)若采樣周期很短，并且把數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器的增益系數(shù)歸并到環(huán)路總增益一起考慮，可畫出鎖相環(huán)在Z 域的系統(tǒng)結(jié)構(gòu)如圖2 所示。圖2 中i(Z)為鎖相環(huán)的輸入信號；o(Z)? 為鎖相環(huán)的輸出信號； K 為環(huán)路總增益； Ka

6、為比例環(huán)節(jié)系數(shù)； Kb 為一階積分環(huán)節(jié)系數(shù)； Kc 為二階積分環(huán)節(jié)系數(shù)。由圖2 可以分別寫出該鎖相環(huán)開環(huán)、閉環(huán)和誤差Z 域傳遞函數(shù)：3.2 鎖相環(huán)系統(tǒng)的穩(wěn)態(tài)分析3.2.1 系統(tǒng)的穩(wěn)定性由離散系統(tǒng)的奈奎斯特判據(jù)可知，環(huán)路系統(tǒng)穩(wěn)定的充分必要條件是閉環(huán)傳遞函數(shù)的特征根必須全部位于Z 平面的單位圓內(nèi)，只要有一個在單位圓外，系統(tǒng)就不穩(wěn)定。由式（2）可得環(huán)路的特征方程為：    利用朱例（Jury）穩(wěn)定判據(jù)，可以根據(jù)系統(tǒng)閉環(huán)特性方程的系數(shù)來判別特征根是否位于Z 平面的單位圓內(nèi)，從而判別系統(tǒng)是否穩(wěn)定。經(jīng)分析推導(dǎo)可得，該三階數(shù)字鎖相環(huán)系統(tǒng)穩(wěn)定的所有條件為：3.2.2 系統(tǒng)跟蹤誤差

7、由系統(tǒng)誤差傳遞函數(shù)可以計算環(huán)路在各種不同輸入信號作用下的穩(wěn)態(tài)跟蹤誤差，即：i(Z) 為輸入信號， He(Z) 為鎖相系統(tǒng)誤差傳遞函數(shù)。由式（6）所求得的本系統(tǒng)對應(yīng)于各種典型相位輸入信號的穩(wěn)態(tài)跟蹤誤差列于表1。由表1 可知，本鎖相系統(tǒng)對于相位階躍、頻率階躍和頻率斜升輸入信號的穩(wěn)態(tài)跟蹤誤差為零。4 鎖相系統(tǒng)的設(shè)計實現(xiàn)與仿真依據(jù)圖1 鎖相環(huán)系統(tǒng)的結(jié)構(gòu)，利用Xilinx 公司的ISE 設(shè)計軟件，采用自頂向下的模塊化設(shè)計方法，用VHDL 對全數(shù)字鎖相環(huán)的各個部件分別進行編程設(shè)計，然后對該系統(tǒng)做綜合設(shè)計和仿真。最后，采用Xilinx 公司的sparn系列的FPGA 器件實現(xiàn)了鎖相系統(tǒng)的硬件功能。本鎖相系統(tǒng)

8、的設(shè)計參數(shù)如下：鑒相器中D 觸發(fā)器的位長為16；DLF 內(nèi)二個積分環(huán)節(jié)中累加器的位長均為16；DCO 中累加器的位長為24，累加器的時鐘頻率fclk 為8MHz，比例積分控制碼組的字長G=14，自由振蕩頻率 f0 控制碼組的字長C=10。選擇不同的比例系數(shù)Ka 和積分系數(shù)Kb 、Kc ，可以改變K1 、K2 、K3 的參數(shù)值，進而可根據(jù)本鎖相系統(tǒng)的穩(wěn)定條件式（5），判斷系統(tǒng)是否穩(wěn)定。表2 列出了幾種典型參數(shù)所對應(yīng)的鎖相系統(tǒng)穩(wěn)定性分析結(jié)果。表2 中設(shè)    根據(jù)本系統(tǒng)在Z 域的傳遞函數(shù)和表2 中的設(shè)計參數(shù)K1 、K2 、K3 ，應(yīng)用MATLAB 軟件進行分析，得到三

9、階全數(shù)字鎖相環(huán)在單位階躍信號作用下的系統(tǒng)仿真曲線如圖3 所示。    從圖3 中系統(tǒng)仿真曲線可以看出，仿真實驗與理論分析的結(jié)果是一致的。調(diào)節(jié)比例和積分系數(shù)不僅能夠控制鎖相系統(tǒng)的穩(wěn)定性，還可以控制系統(tǒng)的鎖相速度。顯然，在保持系統(tǒng)穩(wěn)定的條件下，圖3(d)設(shè)計參數(shù)所對應(yīng)的系統(tǒng)鎖相速度較快。根據(jù)本系統(tǒng)在Z 域的誤差傳遞函數(shù)和實際設(shè)計參數(shù)，可以分別得到系統(tǒng)在相位階躍、頻率階躍和頻率斜升信號作用下的響應(yīng)曲線如圖4 所示。從圖4 中可以看到，系統(tǒng)對于上述信號的穩(wěn)態(tài)跟蹤誤差均為零。這與理論分析所得出的結(jié)論也是一致的。綜合考慮鎖相系統(tǒng)的穩(wěn)定性、穩(wěn)態(tài)相差和鎖相速度等性能指標， 最終選

10、擇設(shè)計參數(shù)K1 = 2-3 ， K2 = 2-6， K3 = 2-11。    圖5 給出了采用EDA 技術(shù)設(shè)計的三階全數(shù)字鎖相環(huán)的系統(tǒng)仿真波形，圖中clkin 為系統(tǒng)時鐘信號，clr 為系統(tǒng)復(fù)位信號， ui 為輸入信號， uo 為輸出信號， uo1 為二倍頻輸出信號， uo2 為四倍頻輸出信號。從圖5 中可見，本鎖相系統(tǒng)可以同時得到倍頻輸出信號。圖6 給出了用FPGA 實現(xiàn)的三階全數(shù)字鎖相環(huán)的硬件電路測試波形。系統(tǒng)仿真與硬件測試結(jié)果都表明，該系統(tǒng)能夠?qū)崿F(xiàn)鎖相功能。4 結(jié)論本文提出了一種基于PI 控制算法的三階全數(shù)字鎖相環(huán)，采用EDA 技術(shù)進行系統(tǒng)設(shè)計，并用可編程

11、邏輯器件予以實現(xiàn)。該鎖相環(huán)具有電路結(jié)構(gòu)簡單、控制靈活、跟蹤精度高、環(huán)路性能好、易于集成的特點。在鎖相速度和穩(wěn)定性方面優(yōu)于已有的采用脈沖序列低通濾波計數(shù)方法實現(xiàn)的數(shù)字鎖相系統(tǒng)。理論分析和仿真實驗表明，改變比例積分控制參數(shù)，可以很方便地調(diào)節(jié)鎖相系統(tǒng)的鎖相速度和穩(wěn)定性，因而簡化了設(shè)計過程。硬件測試結(jié)果證實，應(yīng)用EDA 技術(shù)設(shè)計的高階全數(shù)字鎖相環(huán)能夠?qū)崿F(xiàn)其鎖相功能。該鎖相環(huán)可作為功能模塊嵌入SoC 內(nèi)，為各種控制系統(tǒng)提供快速、穩(wěn)定和高精度的同步信號。寬頻帶數(shù)字鎖相環(huán)的設(shè)計及基于FPGA的實現(xiàn)日期：2007-3-2來源：電子產(chǎn)品世界  作者：西安工程大學 李曉東字體：大 中 小 摘要:

12、0;本文簡要介紹了在FPGA中實現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時的同步時鐘不穩(wěn)定時的快速恢復(fù)問題； 并重點介紹了采用可控模數(shù)分頻器實現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實現(xiàn)過程。關(guān)鍵詞: DPLL；FPGA；數(shù)字環(huán)路濾波器；時鐘恢復(fù)；寬頻帶引言    數(shù)字鎖相環(huán)(DPLL)技術(shù)在數(shù)字通信、無線電電子學等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)點。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而

13、且可以把整個系統(tǒng)集成到一個芯片上去。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個功能模塊嵌入FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。一般同步串行口通信方式的同步串行口之間的數(shù)據(jù)傳輸除了數(shù)據(jù)線外還必須有專門的同步時鐘線，這種連接方式不但需要增加一條線路，同步性能受環(huán)境的影響還較大。利用數(shù)字鎖相環(huán)可以從串行位流數(shù)據(jù)中恢復(fù)出接收位同步時鐘。這樣，串行口之間只用一根數(shù)據(jù)線就可以接收同步串行數(shù)據(jù)，簡化了串行口的接口關(guān)系。本文介紹基于FPGA數(shù)字鎖相環(huán)恢復(fù)串行數(shù)據(jù)位同步時鐘的設(shè)計與實現(xiàn)及提高數(shù)字鎖相環(huán)性能的措施。 DPLL結(jié)構(gòu)及工作原理    全數(shù)字鎖相環(huán)路(DPLL)的基本

14、結(jié)構(gòu)如圖1所示。主要由鑒相器DPD、數(shù)字環(huán)路濾波器DLF、脈沖加減電路(數(shù)控振蕩器 DCO)和分頻器(可控變模N)四部分構(gòu)成。脈沖加減電路的時鐘分別為2Nfc,fc為環(huán)路中心頻率。DPLL是一種相位反饋控制系統(tǒng)。它根據(jù)輸入信號fin與本地恢復(fù)時鐘fout之間的相位誤差(超前還是滯后)信號送入數(shù)字環(huán)路濾波器DLF 中對相位誤差信號進行平滑濾波，并生成控制DCO 動作的控制信號DCS，DCO 根據(jù)控制信號給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，通過連續(xù)不斷的反饋調(diào)節(jié)，使其輸出時鐘fout的相位跟蹤輸入數(shù)據(jù)fin的相位。圖1 全數(shù)字鎖相環(huán)基本結(jié)構(gòu)環(huán)路模塊具體功能及其電路實現(xiàn)數(shù)字鑒相器的設(shè)計

15、0;   常用的鑒相器有兩種，異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)。與一般DPLL的DPD設(shè)計不同，位同步DPLL的DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影響。本文采用改進型異或門鑒相器，它輸出一個表示本地恢復(fù)時鐘超前或滯后于輸入信號的相位誤差。如果本地恢復(fù)時鐘超前于輸入信號，則超前/滯后脈沖UD輸出為高電平，反之UD輸出為低電平，如圖2所示。圖2 改進型異或門鑒相器的原理圖及工作波形圖    可見，在輸出信號Fout為超前、滯后和同步于Fin時，PE脈沖的前沿距離Fin的上升沿相位是不等的。數(shù)字環(huán)路濾波器的設(shè)計&#

16、160;   數(shù)字環(huán)路濾波器(DLF)作用是消除鑒相器輸出的相位差信號PE中的高頻成分，保證環(huán)路的性能穩(wěn)定，實際上可用一變?？赡嬗嫈?shù)器(設(shè)模數(shù)為K)來實現(xiàn)。K變模可逆計數(shù)器根據(jù)相差信號PE來進行加減運算。當PE為高電平時，計數(shù)器進行加運算，如果相加的結(jié)果達到預(yù)設(shè)的模值，則輸出一個進位脈沖信號DP給脈沖加減電路；當PE為低電平時，計數(shù)器進行減運算，如果結(jié)果為零，則輸出一個借位脈沖信號DP給脈沖加減電路。當Fout同步于Fin或只有隨機干擾脈沖時，計數(shù)器加減的數(shù)目基本相等，計數(shù)結(jié)果在初始值處上下徘徊，不會產(chǎn)生進位和借位脈沖，濾除因隨機噪聲引起的相位抖動。計數(shù)器根據(jù)輸出結(jié)果生成控

17、制DCO 動作的控制指令。    K變?？赡嬗嫈?shù)器模值K對DPLL的性能指標有著很大的影響。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會導(dǎo)致較大的捕捉時間和較窄的捕捉帶寬。減小模值K 可以縮短捕捉時間，擴展捕捉帶寬，但是降低了DPLL 的抗噪能力。本設(shè)計中選擇K=4。在初始時刻，計數(shù)器被置初值為K/2=2，這樣可以DPLL捕捉速度很快。數(shù)控振蕩器的設(shè)計     數(shù)控振蕩器( DCO)在數(shù)字鎖相環(huán)路中所處的地位相當于模擬鎖相環(huán)路中的電壓控制振蕩器。在本數(shù)字鎖相環(huán)設(shè)計中使用數(shù)控振蕩器是

18、可變模式分頻器。它的輸出是調(diào)整可變分頻器的模值N。該值的大小會隨著每個Fin周期內(nèi)(Fin=1時)鑒相輸出PE進行調(diào)整。當UD為高電平時，將可變分頻模值N增大，以調(diào)整分頻輸出使之相位滯后；當UD輸出為低電平時，將可變分頻模值N減小，已調(diào)整分頻輸出使之輸出相位提前。如果數(shù)字環(huán)路濾波器既沒有控制脈沖信號DP輸出，那么，分頻模值N將保持不變，經(jīng)除N分頻后的輸出本地恢復(fù)信號相位和輸入信號相位處于同步狀態(tài)。    本地高速時鐘信號CLK由片外高速振蕩器提供。時鐘信號周期大小決定了DPLL 在鎖定狀態(tài)下相位跟蹤的精度，同時，它還影響DPLL 的捕捉時間和捕捉帶寬。為提高相位跟

19、蹤的精度以降低數(shù)據(jù)接收的誤碼率，時鐘信號CLK的取值應(yīng)盡量高。本設(shè)計中取高速時鐘信號CLK的振蕩頻率為64MHz。數(shù)控振蕩器可由一個可逆計數(shù)器實現(xiàn)。N分頻器的設(shè)計    N分頻器則是一個簡單的除N計數(shù)器。N分頻器對脈沖加減電路的輸出脈沖再進行N分頻，得到整個環(huán)路的輸出信號Fout。同時，因為Fout=CLK/2N=fc，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。另外，模值N的大小決定了DPLL的鑒相靈敏度為/N。環(huán)路實現(xiàn)     本設(shè)計在Altera公司QUARTUSII5.0 開發(fā)軟件平臺上，利用VHDL語言運用自頂向下的

20、系統(tǒng)設(shè)計方法， 在Altera最新CPLD芯片MAXII240上設(shè)計全數(shù)字鎖相環(huán)。將鎖相環(huán)路設(shè)計完畢后，并通過QUARTUSII5.0集成環(huán)境進行仿真、綜合、驗證，DPLL設(shè)計結(jié)果如圖3。圖3  改進型異或門鑒相器DPLL原理圖    其中，可逆計數(shù)器counter2為環(huán)路濾波器DLF，預(yù)設(shè)初值為12，加法進位模值為4，減法進位模值為12?？赡嬗嫈?shù)器lmp_counter2為數(shù)控振蕩器，其預(yù)置值為time3.0，其輸出即為鎖相環(huán)路分頻器的模值N，輸出值大小隨著控制脈沖信號DP的數(shù)目有關(guān)。在本設(shè)計中，fclk=64MHz，fin=2Mb/s，則time3.

21、0=0100b=8。加法計數(shù)器lmp_counter2為模值N受控的鎖相環(huán)路分頻器。值得注意的是鎖相環(huán)路分頻器lmp_counter2的進位輸出Cout不可直接作為分頻輸出，因為在仿真過程中發(fā)現(xiàn)隨著fclk頻率的升高，Cout容易產(chǎn)生冒險毛刺，影響鎖相環(huán)的穩(wěn)定性。因此外加一4輸入或非門作為分頻器輸出判決。    在圖4仿真結(jié)果中，fclk=64MHz，fin=2Mb/s。 仿真輸入信號Fin為一任意的二進制碼流信號?？梢?，對于多位連1或連0的碼流信號，該鎖相環(huán)的輸出Fout都能準確恢復(fù)出同步所需的時鐘。在第二個輸入碼位到來時本地恢復(fù)時鐘Fout就已經(jīng)進入同步狀態(tài)，

22、捕捉速度很快。相位鎖定誤差最大為/2N=/16。圖4 改進型異或門鑒相器DPLL仿真結(jié)果捕獲帶寬的擴展    上述設(shè)計的數(shù)字鎖相環(huán)雖然可以快速鎖定，鎖相精度也較高，但其捕捉范圍較窄。該數(shù)字鎖相環(huán)的最大相移調(diào)整能力為±，一旦輸入信號Fin的相位抖動超過這個范圍或Fin的頻率發(fā)生改變，鎖相環(huán)無法自動完成捕捉鎖定。因此，對該設(shè)計需進行擴展設(shè)計，以實現(xiàn)寬頻帶捕捉功能。     為實現(xiàn)寬頻帶捕捉，設(shè)置一專門電路，測定輸入信號Fin每個比特的周期(或頻率)，并判定是否發(fā)生變化，若測得比特周期發(fā)生變化，就會去控制調(diào)整DCO的輸出振蕩頻率，

23、使其快速跟蹤Fin的頻率，再配合前述數(shù)字鎖相環(huán)的相位跟蹤，就可完成寬范圍頻率鎖定。電路原理如圖5。寬頻帶DPLL頻率捕獲電路原理圖    將圖5電路和圖3上面的一個電路合并，即為完整的寬頻帶DPLL電路。測得輸入信號Fin的周期信號time3.0被送往圖3鎖相環(huán)路分頻器lmp_counter2，去控制DCO的輸出振蕩頻率。該寬頻帶DPLL電路的捕獲范圍最高頻率fcmax=fclk/4，最低頻率fcmax=fclk/4M，M為N分頻器的最大取值。本設(shè)計中，fclk =64MHz，M=16。所以鎖相環(huán)的頻率捕獲范圍理論值為16MHz-1MHz。對應(yīng)于輸入碼流的速率為3

24、2MHz-2MHz。當Fin=16MHz和Fin=1.6MHz時的仿真結(jié)果如圖6(1)(2)。圖6-1 Fin=16MHz時的仿真波形圖6-2 Fin=1.6MHz時的仿真波形    根據(jù)仿真結(jié)果，可實現(xiàn)穩(wěn)定鎖相的最低頻率為1.2MHz，略高于理論值1MHz；可實現(xiàn)的最高鎖相頻率為16MHz。捕獲時間1個Fin周期。結(jié)語    在一般的數(shù)字鎖相環(huán)設(shè)計中，“捕獲時間”和“捕獲帶寬”這兩項關(guān)鍵的性能指標是相互矛盾的，其中任何一項指標的提高都會犧牲另一項指標為代價。本文所介紹的寬頻帶范圍數(shù)字鎖相環(huán)采用較為簡單的完成實現(xiàn)了捕獲時間小而捕獲帶寬

25、又相當寬的全數(shù)字鎖相環(huán)，解決了“捕獲時間”和“捕獲帶寬”指標相互矛盾的問題。其中“捕獲帶寬”指標可以通過提高工作時鐘fclk的頻率以及鎖相環(huán)中的計數(shù)器的計數(shù)容量來進一步擴展。由于該數(shù)字鎖相環(huán)可直接用于同步串行通信中二進制碼流的同步時鐘的恢復(fù)，可自動跟蹤接收碼流速率的變換，同時該設(shè)計是基于FPGA的模塊化設(shè)計，便于其他數(shù)字系統(tǒng)設(shè)計的移植和集成，在其他數(shù)字應(yīng)用系統(tǒng)特別是在基于FPGA的通信電路中有著重要的意義。 參考文獻：1. Kurt Aronow, Bela Geczy,FPGA-Based DPLL Approach Delivers Wide-Lock ange, 2005.&#

26、160; 11, 2. 胡華春, 石玉. 數(shù)字鎖相環(huán)原理與應(yīng)用M. 上?？茖W技術(shù)出版社, 1990. 3. 方建邦, 董獻忱, 王天璽. 鎖相環(huán)原理及其應(yīng)用M. 人民郵電出版社, 1988. 4. 潘松.黃繼業(yè). EDA技術(shù)與VHDL. 清華大學出版社, 2005.7 5. 單長虹,孟憲元, 基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計.電子技術(shù)應(yīng)用，2001.9.智能全數(shù)字鎖相環(huán)的設(shè)計日期：2005-3-24來源：21IC中國電子網(wǎng)  作者：中國礦業(yè)大學 鄭紅黨 字體：大 中 小     摘要：在FPGA片內(nèi)實現(xiàn)全數(shù)字鎖相環(huán)用途極廣。本文在集成數(shù)字鎖相環(huán)7429

27、7的基礎(chǔ)上進行改進，設(shè)計了鎖相狀態(tài)檢測電路，配合CPU對環(huán)路濾波參數(shù)進行動態(tài)智能配置，從而使鎖相環(huán)快速進入鎖定狀態(tài)，在最短時間內(nèi)正常工作并且提高輸出頻率的質(zhì)量。    關(guān)鍵詞：全數(shù)字鎖相環(huán) 數(shù)字環(huán)路濾波器 數(shù)字單穩(wěn)態(tài)振蕩器1 引言數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個系統(tǒng)集成到一個芯片上去。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個功能模塊嵌入FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。鎖相環(huán)是一個相位誤差控制系統(tǒng)。它比較輸入信號和振蕩器輸出信

28、號之間的相位差，從而產(chǎn)生誤差控制信號來調(diào)整振蕩器的頻率，以達到與輸入信號同頻同相。所謂全數(shù)字鎖相環(huán)路(DPLL)就是環(huán)路部件全部數(shù)字化，采用數(shù)字鑒相器（DPD）、數(shù)字環(huán)路濾波器(DLF)、數(shù)控振蕩器(DCO)構(gòu)成的鎖相環(huán)路，其組成框圖見圖1示。當鎖相環(huán)中的鑒相器與數(shù)控振蕩器選定后，鎖相環(huán)的性能很大程度依賴于數(shù)字環(huán)路濾波器的參數(shù)設(shè)置。2 K計數(shù)器的參數(shù)設(shè)置74297中的環(huán)路濾波器采用了K計數(shù)器。其功能就是對相位誤差序列計數(shù)即濾波，并輸出相應(yīng)的進位脈沖或是借位脈沖，來調(diào)整I/D數(shù)控振蕩器輸出信號的相位（或頻率），從而實現(xiàn)相位控制和鎖定。K計數(shù)器中K值的選取需要由四根控制線來進行控制，模值是2的N次

29、冪。在鎖相環(huán)路同步的狀態(tài)下，鑒相器既沒有超前脈沖也沒有滯后脈沖輸出，所以K計數(shù)器通常是沒有輸出的；這就大大減少了由噪聲引起的對鎖相環(huán)路的誤控作用。也就是說，K計數(shù)器作為濾波器，有效地濾除了噪聲對環(huán)路的干擾作用。顯然，設(shè)計中適當選取K值是很重要的。K值取得大，對抑止噪聲有利（因為K值大，計數(shù)器對少量的噪聲干擾不可能計滿，所以不會有進位或借位脈沖輸出），但這樣捕捉帶變小，而且加大了環(huán)路進入鎖定狀態(tài)的時間。反之，K值取得小，可以加速環(huán)路的入鎖，但K計數(shù)器會頻繁地產(chǎn)生進位或借位脈沖，從而導(dǎo)致了相位抖動，相應(yīng)地對噪聲的抑制能力也隨之降低。為了平衡鎖定時間與相位抖動之間的矛盾，理想的情況是當數(shù)字鎖相環(huán)處于失步狀態(tài)時，降低K計數(shù)器的設(shè)