基于FPGA的信號發(fā)生器的設(shè)計(jì)

1、前 言信號發(fā)生器是實(shí)驗(yàn)室的常用儀器之一，設(shè)計(jì)信號發(fā)生器具有實(shí)際應(yīng)用的意義。而采用FPGA的方法設(shè)計(jì)信號發(fā)生器可以產(chǎn)生頻率比較高的信號，例如頻率為幾M的正弦波。通常正弦波產(chǎn)生的方法是采用MCU+DDS的方法，但是由于DDS的造價(jià)比較高，所以在指標(biāo)要求不高的情況下，可以使用FPGA來實(shí)現(xiàn)DDS頻率合成的原理來產(chǎn)生較高頻率的正弦波，任意波形的信號也是如此。課題基于FPGA的信號發(fā)生器的設(shè)計(jì)主要研究內(nèi)容為DDS基數(shù)及其FPGA的實(shí)現(xiàn)。其目的在于讓設(shè)計(jì)者能掌握DDS的原理及其設(shè)計(jì)思路，具體的了解EDA技術(shù)流程，熟悉硬件描述語言設(shè)計(jì)功能電路，并最終檢驗(yàn)設(shè)計(jì)的設(shè)計(jì)能力。隨著我國的經(jīng)濟(jì)日益增長，社會對電子產(chǎn)品

2、的需求量也就越來越大，目前，我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)在現(xiàn)代數(shù)字電路設(shè)計(jì)中發(fā)揮著越來越重要的作用。FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，縮短了產(chǎn)品的上市時(shí)間并降低可電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD能完成任何數(shù)字器件的功能，從簡單的74電路到高性能的CPU。它的影響毫不亞于20

3、世紀(jì)70年代單片機(jī)的發(fā)明和使用?，F(xiàn)在隨著電子技術(shù)的發(fā)展，產(chǎn)品的技術(shù)含量越來越高，使得芯片的復(fù)雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設(shè)計(jì)的需求也越來越多，特別是專用集成電路（ASIC）設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的迅速發(fā)展。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言VHDL的設(shè)計(jì)方式應(yīng)運(yùn)而生，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便，成為電子電路設(shè)計(jì)人員的最得力助手。設(shè)計(jì)工作從行為、功能級開始，并向著設(shè)計(jì)的高層次發(fā)展。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。 第三代EDA系統(tǒng)中除了引入硬件描述語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的

4、抽象層次進(jìn)行設(shè)計(jì)，并按層次式方法進(jìn)行管理，可大大提高處理復(fù)雜設(shè)計(jì)的能力，縮短設(shè)計(jì)周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代推薦精選EDA系統(tǒng)迅速得到了推廣應(yīng)用。目前，最通用的硬件描述語言有VHDL和VerilogHDL兩種，現(xiàn)在大多設(shè)計(jì)者都使用93年版標(biāo)準(zhǔn)的VHDL，并且通過了IEEE認(rèn)定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設(shè)計(jì)標(biāo)準(zhǔn)。VHDL是一種新興的程序設(shè)計(jì)語言，使用VHDL進(jìn)行設(shè)計(jì)其性能總是比常規(guī)使用CPU或者M(jìn)CU的程序設(shè)計(jì)語言在性能上要高好幾個(gè)數(shù)量級。這就是說，在傳統(tǒng)上使用軟件語言的地方，VHDL語言作為一種新的實(shí)現(xiàn)方式會應(yīng)用得越來越廣泛。本課題設(shè)計(jì)是采

5、用美國Altera公司的FLEX10K10器件，使用的是Altera公司的EDA軟件平臺QuartusII可編程邏輯器件開發(fā)軟件?；贓DA工具的FPGA/CPLD的開發(fā)流程CPLD/FPGA器件的設(shè)計(jì)一般可分為設(shè)計(jì)輸入。設(shè)計(jì)實(shí)現(xiàn)和編程三個(gè)設(shè)計(jì)步驟：1.設(shè)計(jì)輸入方式主要由文本輸入和圖形輸入兩種，可根據(jù)需要選擇，也可混合輸入。EDA工具會自動(dòng)檢查語法；2.設(shè)計(jì)實(shí)現(xiàn)階段EDA工具對設(shè)計(jì)文件進(jìn)行編譯，進(jìn)行邏輯綜合、優(yōu)化，并針對器件進(jìn)行映射、布局、布線，產(chǎn)生相應(yīng)的適配文件；3.編程階段EDA軟件將適配文件配置到相應(yīng)的CPLDFPGA器件中，使其能夠?qū)崿F(xiàn)預(yù)期的功能。信號發(fā)生器是數(shù)字設(shè)備運(yùn)行工作中必不可少

6、的一部分，沒有良好的脈沖信號源，最終就會導(dǎo)致系統(tǒng)不能夠正常工作，更不必談什么實(shí)現(xiàn)其它功能了。不論是處于開發(fā)還是故障檢修階段，輸出標(biāo)準(zhǔn)且性能優(yōu)秀的信號發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個(gè)標(biāo)準(zhǔn)的信號源、損壞的系統(tǒng)得到正確校驗(yàn)，不會被一些故障所蒙蔽。在傳統(tǒng)的信號發(fā)生器中，大都使用分立元件，而且體積龐大攜帶不便，且大部分只能輸出一種脈沖信號波形。在設(shè)計(jì)領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計(jì)的宗旨都是離不開以下幾點(diǎn)：實(shí)用性高、成本低、可升級、功能完善可擴(kuò)展等！使用專用的數(shù)字電路設(shè)計(jì)的信號發(fā)生器，設(shè)備成本高、使用復(fù)雜?；谝陨峡紤]，在中小型數(shù)字電路的設(shè)計(jì)和測試中，迫切需

7、要設(shè)計(jì)一種小型易用成本低廉的信號發(fā)生器。此課題的設(shè)計(jì)以小型經(jīng)濟(jì)，集成度高，性能穩(wěn)定，使用方便為指導(dǎo)，在功能上力求完善實(shí)用，同時(shí)兼顧商業(yè)價(jià)值與應(yīng)用價(jià)值的體現(xiàn)推薦精選1.引言1.1 課題來源湖北省電子設(shè)計(jì)競賽題目1.2課題研究的研究背景 DDS技術(shù)具有頻率切換時(shí)間短，頻率穩(wěn)定度高，輸出信號的頻率和相位可以快速程控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)，它以有別與其他頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的佼佼者。DDS廣泛用于接受機(jī)本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。EDA技術(shù)依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺上，對以硬件描述語

8、言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、簡化、分割、綜合、優(yōu)化和仿鎮(zhèn)，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實(shí)現(xiàn)即定的電子電路設(shè)計(jì)功能。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和EDA軟件平臺來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。由此可知，對課題的深入研究設(shè)計(jì)，對于電子信息專業(yè)的畢業(yè)生有相當(dāng)重要的意義。1.3國內(nèi)外的發(fā)展現(xiàn)狀、發(fā)展趨勢及存在的主要問題 直接數(shù)字頻率合成技術(shù)（DDS）的理論早在20世紀(jì)70年代就被提出，它的基本原理就是利用采樣定理，通過查表發(fā)產(chǎn)生波形。由于硬件技術(shù)的

9、限制，DDS技術(shù)當(dāng)時(shí)沒能得到廣泛應(yīng)用。但是隨著大規(guī)模集成電路的飛速發(fā)展，DDS技術(shù)的優(yōu)越性已逐步顯現(xiàn)出來。今天DDS技術(shù)憑借其優(yōu)越的性能已成為現(xiàn)代頻率合成技術(shù)中的佼佼者，廣泛用于接受機(jī)本振、信號發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線電通信系統(tǒng)。不少學(xué)者認(rèn)為，DDS是產(chǎn)生信號和頻率的一種理想方法，發(fā)展前景十分廣闊。 而EDA技術(shù)更是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。20世紀(jì)90年代以來，微電子工推薦精選藝有了驚人的發(fā)展。為了滿足千差萬別的系統(tǒng)用戶提出的設(shè)計(jì)要求，最好的辦法是由用戶自己設(shè)計(jì)芯片。這個(gè)階段發(fā)展起來的EDA工具，目的是在設(shè)計(jì)前期將原來設(shè)計(jì)師從事的許多高層次設(shè)計(jì)工作改由工具來完成。設(shè)

10、計(jì)師通過一些簡單標(biāo)準(zhǔn)化的設(shè)計(jì)過程，利用微電子廠家提供的設(shè)計(jì)庫來完成數(shù)萬門ASIC和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。這樣就對電子技術(shù)的工具提出了更高的要求，提供了廣闊的發(fā)展空間，促進(jìn)了EDA技術(shù)的形成。今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有EDA工具的支持，都將是難以完成的。EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)工程師的重要工具，正在發(fā)揮越來越重要的作用 近幾年，隨著需求量的不斷增加，F(xiàn)PGA的技術(shù)得到了迅速發(fā)展。從器件的速度來看，已制成了80MHz時(shí)鐘頻率的高速器件，F(xiàn)PGA的速度已不再成為器件選擇的障礙。從集成度來 看，實(shí)際使用器件已達(dá)13000門，可滿足ASIC設(shè)計(jì)

11、需求的75 。美國ATT在 1994年第 1 季度，推出了門數(shù)高達(dá) 1200022000的FPGA器件(產(chǎn)品)。從工藝上來看，目前正處于從08 Lm向07m過渡時(shí)期，最近已制成了06btm的器件。從總的來看，現(xiàn)在的FPGA的性能相當(dāng) 于25Lm時(shí)代的門陣列(1985年的水平)，還沒有達(dá)到固定標(biāo)準(zhǔn)結(jié)構(gòu)程序階段。也 可以說正處于從單一型供貨向多種供貨的轉(zhuǎn)折期。今后根據(jù)用戶的需要將不斷開發(fā)出速度更 高，能滿足用戶價(jià)格條件及能成倍增加IO引腳數(shù)的新型器件，以擴(kuò)大用戶的選擇范圍。 隨著通信設(shè)備的迅速更新?lián)Q代并不斷向智能化、多功能化發(fā)展，新的廠商不斷出現(xiàn)，為保 持競爭實(shí)力，必須采用FPGA設(shè)計(jì)的ASIC電

12、路。現(xiàn)在FPGA在通信中的應(yīng)用越來越多，例如 專用自動(dòng)小交換機(jī)、多功能電話機(jī)、數(shù)字終端設(shè)備、區(qū)域網(wǎng)匯接站、數(shù)字信號處理、通信工具及 自動(dòng)化測試等，均廣泛采用了FPGA及用?PGA開發(fā)的ASIC電路。我國近幾年迅速發(fā)展起 來的光通信系統(tǒng)中也較多地采用了FPGA器件。倒如郵電部激光研究所開發(fā)的140Mbs光 纜通信系統(tǒng)中，光電端機(jī)設(shè)備采用了FPGA器件，設(shè)備已被用于京一漢一廣(全長3074km)光纜工程中。該所制作的565Mbs光端機(jī)、 光中繼機(jī)也都采用 了FPGA器件，已被 用于上海一南京 (全 長383km)韻五次群光纜工程。 雖然FPGA有很多優(yōu)點(diǎn)和廣闊的發(fā)展空間，但是它也存在一些問題，例如

13、推薦精選FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。1.4 課題研究的指導(dǎo)思想與技術(shù)路線初定步驟為以下幾點(diǎn)：1、掌握總體設(shè)計(jì)原理，畫出其電路方框圖。2、根據(jù)設(shè)計(jì)要求設(shè)計(jì)單元電路功能模塊。3、對各單元功能模塊進(jìn)行設(shè)計(jì)校驗(yàn)（包括功能仿真和時(shí)序仿真）。4、連接單元塊組成總電路并進(jìn)行校驗(yàn)。5、將設(shè)計(jì)數(shù)據(jù)下載到器件并進(jìn)行器件測試和驗(yàn)證，最終完成設(shè)計(jì)。1.5 課題研究的技術(shù)要求 （1）利用EDA技術(shù)，建立信號DDS產(chǎn)生模型，編寫源程序，達(dá)到頻率輸出范圍1KHz-10MHz、頻率步進(jìn)100Hz、頻率穩(wěn)定度優(yōu)于10-4、帶50負(fù)載輸出電壓峰峰值大于1V等要求，

14、完成硬件實(shí)現(xiàn)與測試。 重點(diǎn)研究內(nèi)容：DDS原理與信號發(fā)生器模型；FPGA實(shí)現(xiàn)方法。 （2）要求達(dá)到： 1、軟件仿真并硬件實(shí)現(xiàn)，可以演示； 2、查閱DDS、EDA、FPGA等相關(guān)科技文獻(xiàn)；要求查閱近3年的科技文獻(xiàn)為主，累計(jì)10篇以上（其中至少1篇外文文獻(xiàn)）（3）研究方法、步驟和措施熟悉EDA技術(shù)是基礎(chǔ)。要做好EDA設(shè)計(jì)首先要了解EDA的設(shè)計(jì)流程，包括：設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)、器件編程以及器件的測試和設(shè)計(jì)驗(yàn)證。掌握好硬件描述是至關(guān)重要的。理解DDS原理是關(guān)鍵。只有在理解了DDS的基本原理后，才能構(gòu)建好設(shè)計(jì)思路，直至最終完成。推薦精選2方案選擇2.1 DDS設(shè)計(jì)方案和振蕩器頻率合成方

15、案 方案1采用DDS（直接數(shù)字頻率合成器）來設(shè)計(jì)，設(shè)計(jì)總體框圖如圖（2）所示。在設(shè)計(jì)界里眾所周知，DDS器件采用高速數(shù)字電路和高速D/A 轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號頻率和相位可快速程控切換等優(yōu)點(diǎn)，所以，我們可以利用DDS具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號，可以實(shí)現(xiàn)對信號進(jìn)行全數(shù)字式調(diào)制。相位累加器ROMD/A轉(zhuǎn)換低通濾波頻率控制字信號輸出時(shí)鐘圖（2） DDS與FPGA總體設(shè)計(jì)圖 方案2 采用震蕩器頻率合成方案。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通

16、過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。其優(yōu)點(diǎn)是工作頻率可望做得很高，也可以達(dá)到很高的頻率分辨率；缺點(diǎn)是推薦精選使用的濾波器要求通帶可變，實(shí)現(xiàn)很難，高低頻率比不可能做得很高。由上述兩個(gè)個(gè)方案對比，選擇第一個(gè)方案。2.2 DDS信號產(chǎn)生的原理和性能特點(diǎn) DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。DDS的結(jié)構(gòu)很多種，其基本的電路原理可用下圖（3）來表示。圖（3 ） DDS 產(chǎn)生原理圖相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。每來一個(gè)時(shí)鐘脈沖fs,加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送給累加寄存器的數(shù)據(jù)輸出端。累加寄存器將加

17、法器在上一個(gè)時(shí)鐘脈沖作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的益處頻率就是DDS輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器(ROM)的相位取樣地址，這樣就把存儲在波形存儲器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)過查表查出，完成相位道幅值轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所需要合成頻率的模擬信號。低通濾波器用

18、濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。DDS在相對帶寬、頻率轉(zhuǎn)換時(shí)間、高分辨力、想問連續(xù)性、正交輸出及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了由于模擬信號源的性能：（1）輸出頻率相對帶寬較寬（2）頻率轉(zhuǎn)換時(shí)間短（3）頻率分辨率極高（4）相位變化連續(xù)推薦精選（5）輸出波形的靈活性推薦精選（6）其他優(yōu)點(diǎn)：易于集成，低功耗，體積小、重量輕、可靠性高、易于控制。3 FPGA的信號發(fā)生器原理介紹3.1 關(guān)于FPGA的信號發(fā)生器的結(jié)構(gòu)目前傳統(tǒng)的信號發(fā)生器是使用模擬電路或者專用芯片搭建而成 ,但是存在頻率不高,穩(wěn)定性較差 ,且不易擴(kuò)展和調(diào)試的缺陷;而采用

19、DD S直接數(shù)字頻率合成技術(shù)設(shè)計(jì)的信號發(fā)生器 ,改變了以往的設(shè)計(jì)思路 ,在精度、靈活性上大大超越了模擬信號發(fā)生器。隨著可編程邏輯器件 FPGA 的迅速發(fā)展,基于 FPGA 控制的 DDS信號發(fā)生器使得電路設(shè)計(jì)更加簡單 ,而且通過預(yù)留的端口可輕松進(jìn)行二次開發(fā)。本文通過 A ltera 公司的EP1C12Q240C8芯片,成功實(shí)現(xiàn)了信號發(fā)生器。信號發(fā)生器的設(shè)計(jì)是通過動(dòng)態(tài)隨機(jī)存取存儲器（DRAM）將程序拷入FPGA的主芯片中，然后通過晶振產(chǎn)生40MHZ的時(shí)鐘頻率輸入FPGA芯片中控制信號的產(chǎn)生，再通過DAC輸出波形。3.2 關(guān)于FPGA 的信號發(fā)生器的工作原理信號發(fā)生器的設(shè)計(jì)思路1）基于FPGA的D

20、DS設(shè)計(jì)原理DDS技術(shù)原理框圖如下圖（4）所示，起共組原理為根據(jù)時(shí)鐘脈沖fc，N位相位累加器將頻率控制字M循環(huán)累加，把相相加后的結(jié)果通過相位寄存器輸出座位取樣地址送入波形表存儲器，波形表存儲器根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后，經(jīng)D/A轉(zhuǎn)換和濾波將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬不行輸出。因?yàn)槔硐雴晤l信號可表示為f(t)=Ucos(2fot+o) (1)當(dāng)振幅U與初始相位不隨時(shí)間變化時(shí)，其頻率就由相位唯一確定，即有 =2fot (2)式中為一個(gè)采樣周期t之間的相位增量。 t=1/fc (3) =M2/2n (4)推薦精選故系統(tǒng)輸出頻率即為 Fc=Mfc/2n (5) 本設(shè)計(jì)DDS輸出頻率為10H

21、Z-1MHZ，且最小步進(jìn)為10HZ。根據(jù)上述DDS系統(tǒng)分析可知，DDS的最小分辨率為fmin=fc/2n,本著滿足并高于設(shè)計(jì)要求的原則，取系統(tǒng)式中頻率fc為40MHZ，得到相位累加器的位數(shù)M為30位，M最大為225，這樣輸出頻率可達(dá)1HZ-1.2MHZ,最小步進(jìn)為1HZ。兼顧到波形失真與FPGA芯片存儲容量，波形的深度為4096個(gè)。本設(shè)計(jì)方案采用FPGA實(shí)現(xiàn)DDS功能，F(xiàn)PGA根據(jù)單片機(jī)產(chǎn)生的控制信號， 在波形存儲器找到波形取值，輸出到DAC電路，產(chǎn)生正弦波，方波和三角波。本設(shè)計(jì)選用Altcra公司的cyclone系列FPGA器件EP1C6Q240C8，用QuartusII編程實(shí)現(xiàn)。頂層設(shè)計(jì)圖

22、入圖（5）所示，由BusCtrl控制模塊，lpm_rom1三角波存儲器模塊，lpm_rom2方波存儲模塊，BUS_CHOICE波形選擇輸出模塊構(gòu)成，各模塊利用硬件描述語言(VHDL語言)設(shè)計(jì)。其中，BusCtrl控制模塊是單片機(jī)與FPGA的接口模塊，接收單片機(jī)產(chǎn)生的控制信號ALE,CS,WR和單片機(jī)計(jì)算得到的頻率和幅值相關(guān)的輸入信號INPUT【7.0】。輸出頻率控制字M【31.0】 2）DAC電路 為了保證輸出信號頻率穩(wěn)定，DAC電路選用了10bit,40MHZ雙向電流輸出型的DAC0832芯片。數(shù)據(jù)經(jīng)采樣輸入，通過D/A轉(zhuǎn)換。結(jié)果由OUTP和OUTN輸出，再經(jīng)過SN10502運(yùn)算放大器構(gòu)成的

23、減法電路實(shí)現(xiàn)電流轉(zhuǎn)換成電壓單向輸出到后級應(yīng)用。3）VGA電路及PA電路鑒于頻率越高信號幅度衰減越厲害，為使所有輸出波形滿足設(shè)計(jì)的需求，選用增益可程控運(yùn)放AD603芯片構(gòu)成VGA，并通過合理設(shè)計(jì)控制電壓，確保放大器的增益，在50負(fù)載條件下，輸出正弦波信號在最大負(fù)載電流為100mA時(shí)電壓Uopp值在0-5V范圍內(nèi)平滑可調(diào)，同時(shí)還需兼顧輸出方波和三角波，故需要貸款至少為10MHZ的運(yùn)放。綜合以上幾方面的技術(shù)需求，最終選用高速運(yùn)放THS3001芯片構(gòu)成PA。4）LPF電路為了保證最終波形 的正確輸出，必須加入LPF濾除高頻分量。同時(shí)，為了不使輸出的方波和三角波失真，又必須包含該波形的高次諧波，既最大諧

24、波頻率將達(dá)到7MHZ，所以濾波器的帶寬也要保證10MHZ。推薦精選 圖（4） DDS原理框圖 以上為初步的構(gòu)想，真正實(shí)施起來可能會有一些技術(shù)上的難度，在后面的具體設(shè)計(jì)中會有相應(yīng)的改動(dòng)。推薦精選4 系統(tǒng)硬件設(shè)計(jì)4.1系統(tǒng)硬件框圖 圖（6） 系統(tǒng)硬件圖4.2 器件芯片介紹 1） DAC0832芯片介紹DAC0832是采樣頻率為八位的D/A轉(zhuǎn)換芯片，集成電路內(nèi)有兩級輸入寄存器，使DAC0832芯片具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各種電路的需要(如要求多路D/A異步輸入、同步轉(zhuǎn)換等)。所以這個(gè)芯片的應(yīng)用很廣泛,關(guān)于DAC0832應(yīng)用的一些重要資料見推薦精選圖（7） DAC0832原理圖A

25、GND:模擬地,摸擬信號和基準(zhǔn)電源的參考D/A轉(zhuǎn)換結(jié)果采用電流形式輸出。若需要相應(yīng)的模擬電壓信號，可通過一個(gè)高輸入阻抗的線性運(yùn)算放大器實(shí)現(xiàn)。運(yùn)放的反饋電阻可通過RFB端引用片內(nèi)固有電阻，也可外接。DAC0832邏輯輸入滿足TTL電平，可直接與TTL電路或微機(jī)電路連接。DI0DI7：數(shù)據(jù)輸入線，TLL電平。 ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效。 CS：片選信號輸入線，低電平有效。 WR1：為輸入寄存器的寫選通信號。 XFER：數(shù)據(jù)傳送控制信號輸入線，低電平有效。 WR2：為DAC寄存器寫選通輸入線。 Iout1:電流輸出線。當(dāng)輸入全為1時(shí)Iout1最大。 Iout2: 電流輸出線。其

26、值與Iout1之和為一常數(shù)。 Rfb:反饋信號輸入線,芯片內(nèi)部有反饋電阻. Vcc:電源輸入線  (+5v+15v) 推薦精選Vref:基準(zhǔn)電壓輸入線  (-10v+10v) 地. DGND:數(shù)字地,兩種地線在基準(zhǔn)電源處共地比較好. 2） JTAG調(diào)試接口在FPGA開發(fā)過程中，JTAG是一個(gè)比不可少的接口，因?yàn)殚_發(fā)人員需要下載配置數(shù)據(jù)到FPGA。在Nios II開發(fā)過程中，JTAG更是起著舉足輕重的作用，因?yàn)橥ㄟ^JTAG接口，開發(fā)人員不僅可以對Nios II系統(tǒng)進(jìn)行在線仿真調(diào)試，而且還可以下載代碼或用戶數(shù)據(jù)到CFI Flash中。本課題的電路圖如圖（8）

27、所示的10針插座，其每個(gè)插針的信號定義見表（1）圖（8） 開發(fā)板上的JTAG調(diào)試插座表（1） JTAG插座信號定義推薦精選注： /表示該插針沒有任何信號。3） 晶振每個(gè)單片機(jī)系統(tǒng)里都有晶振，全程是叫晶體震蕩器，在單片機(jī)系統(tǒng)里晶振的作用非常大，他結(jié)合單片機(jī)內(nèi)部的電路，產(chǎn)生單片機(jī)所必須的時(shí)鐘頻率，單片機(jī)的一切指令的執(zhí)行都是建立在這個(gè)基礎(chǔ)上的，晶振的提供的時(shí)鐘頻率越高，那單片機(jī)的運(yùn)行速度也就越快。晶振用一種能把電能和機(jī)械能相互轉(zhuǎn)化的晶體在共振的狀態(tài)下工作，以提供穩(wěn)定，精確的單頻振蕩。在通常工作條件下，普通的晶振頻率絕對精度可達(dá)百萬分之五十。高級的精度更高。有些晶振還可以由外加電壓在一定范圍內(nèi)調(diào)整頻率

28、，稱為壓控振蕩器（VCO）。 晶振等效電路如下圖（9）所示：圖（9） 晶振等效電路當(dāng)晶體不振動(dòng)時(shí)，可把它看成一個(gè)平板電容器稱為靜 電電容C0，它的大小與晶片的幾何尺寸、電極面積有關(guān)，一般約幾個(gè)PF到幾十PF。當(dāng)晶體振蕩時(shí)，機(jī)械振動(dòng)的慣性可用電感L來等效。一般L的值為幾十mH 到幾百mH。晶片的彈性可用電容C來等效，C的值很小，一般只有0.00020.1pF。晶片振動(dòng)時(shí)因摩擦而造成的損耗用R來等效，它的數(shù)值約為100。4.3 主要組成電路分析 本系統(tǒng)設(shè)計(jì)目標(biāo)主要包括兩個(gè)模塊：FPGA模塊，DAC數(shù)模轉(zhuǎn)換模塊，放大電路模塊，波形輸出模塊，濾波模塊。推薦精選4.3.1 FPGA模塊 FPGA 接口模

29、塊接收來自單片機(jī)傳來的頻率控制字, 相位控制字, 波形選擇, 單片機(jī)P 1 口傳送的數(shù)據(jù)經(jīng)fword7. .0輸入端進(jìn)入FPGA,然后分別存在4 個(gè)8 位寄存器中,最后將得到的四組數(shù)據(jù)合并成32 位的頻率控制字,P3 口與pin 7. . 0 輸入端相連傳送相位數(shù)據(jù), 通過改變讀取存儲數(shù)據(jù)的首地址控制相位, 存儲波形數(shù)據(jù)為1 0 位, 經(jīng)D/A 轉(zhuǎn)換器形成模擬信號輸出, p 2 . 1 , p 2 . 2 分別與波形選擇端a 、b 相連, 進(jìn)行波形選擇。4.3.2 DAC數(shù)模轉(zhuǎn)換模塊當(dāng)生成的八位二進(jìn)制數(shù)據(jù)從FPGA輸出之后并不能直接用于顯示在示波器上面，需要將數(shù)字信號轉(zhuǎn)換為模擬信號再進(jìn)行輸出。

30、本次設(shè)計(jì)選用DAC0832作為D/A轉(zhuǎn)換芯片，可以實(shí)現(xiàn)將數(shù)字信號轉(zhuǎn)換為模擬信號，達(dá)到設(shè)計(jì)要求。DAC0832正好有八位數(shù)出，因此可以將閾值電壓設(shè)為5V，這樣就可以達(dá)到輸出為0到5V的模擬電壓，電壓的分辨率為0.039V。4.3.3 放大電路模塊 從DAC0832輸出的模擬電壓量因?yàn)闊o法提供足夠的功率給供電模塊，因此需要加一定的外設(shè)來提供足夠的功率。同時(shí)因?yàn)榭紤]到供電系統(tǒng)可能會用到更大的功率，所以需要加一個(gè)電壓放大電路以滿足要求。 此次設(shè)計(jì)采用集成運(yùn)放AD8139因?yàn)殡娐钒骞╇婋娫礊?5V，若采用傳統(tǒng)的集成運(yùn)放，則供電電壓為+15V和-15V，這樣需要另外外加電源，這樣會增加電路板的難度，因此采

31、用了+5V和0V的供電電壓，這樣就使得電路板變得簡單。 此次設(shè)計(jì)的功率放大部分采用的是電壓跟隨器，用集成運(yùn)放做成的電壓跟隨器可以達(dá)到功率放大的效果。電壓放大部分采用的是比例運(yùn)算放大器，因?yàn)闉榱朔奖阏{(diào)節(jié)放大倍數(shù)，因此采用了一個(gè)滑動(dòng)變阻器，可以看出，電壓放大倍數(shù)可在0到10倍之間。電路圖設(shè)計(jì)如下：推薦精選 圖（10） DAC電壓放大電路4.3.4 波形輸出模塊圖（11） 波形輸出電路圖將DAC 產(chǎn)生的正弦波, 經(jīng)過負(fù)反饋放大電路輸出波形f2,通過調(diào)節(jié)反饋電阻(V1)控制波形f2 的幅值。通過一個(gè)電壓比較器輸出方波f1 并且通過調(diào)節(jié)可調(diào)電阻(V2)改變比較器參考電壓值控制占空比,調(diào)節(jié)輸出電位器(V3

32、)可調(diào)節(jié)輸出幅度。推薦精選4.3.5 濾波模塊為了使輸出的頻率不受高頻斜波的干擾，所以選用了兩級的型LC 低通濾波器，其動(dòng)態(tài)范圍寬083MHZ,增益高83MHZ 時(shí)剛衰減1.4DB，波形圖如圖8。輸入、輸出阻抗為50。原理圖如圖（12）圖（12）低通濾波器原理圖推薦精選5 系統(tǒng)軟件設(shè)計(jì)5.1 Quartus II簡介軟件設(shè)計(jì)概述：本設(shè)計(jì)使用的軟件主要是Quartus II 9.0 兩個(gè)軟件，Quartus II 9.0主要是用來程序仿真畫頂層原理圖和生成子模塊圖。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera

33、 Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集

34、系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。 Quartus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一

35、種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。FPGA的設(shè)計(jì)流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。FPGA的開發(fā)流程一般如圖12所示，包括電路設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真、板級仿真以及芯片編程與調(diào)試等主要步驟。推薦精選圖12 FPGA開發(fā)的一般流程1電路功能設(shè)計(jì) 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA芯片選擇等準(zhǔn)備工作。一般都采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接使用EDA元件

36、庫為止。 2設(shè)計(jì)輸入 設(shè)計(jì)輸入是將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA工具的過程。常用的方法有硬件描述語言（HDL）和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫中調(diào)出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)是可移植性差，當(dāng)芯片升級后，所有的原理圖都需要作一定的改動(dòng)。目前，在實(shí)際開發(fā)中應(yīng)用最廣的就是HDL語言輸入法，利用文本描述設(shè)計(jì)，可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式

37、，主要用于簡單的小型設(shè)計(jì)。而在中大型工程中，主要使用行為HDL，其主流語言是Verilog HDL和VHDL。這兩種語言都是美國電氣與電子工程師協(xié)會（IEEE）的標(biāo)準(zhǔn)，其共同的突出特點(diǎn)有：語言與芯片工藝無關(guān)，利于自頂向下設(shè)計(jì)，便于模塊的劃分與移植，可移植性好，具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率很高。3功能仿真推薦精選 功能仿真，也稱為前仿真，是在編譯之前對用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延遲信息，僅對初步的功能進(jìn)行檢測。仿真前，要先利用波形編輯器和HDL等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報(bào)告文件和輸出信號波形，從中便可以觀察各個(gè)

38、節(jié)點(diǎn)信號的變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。雖然功能仿真不是FPGA開發(fā)過程中的必需步驟，但卻是系統(tǒng)設(shè)計(jì)中最關(guān)鍵的一步。4綜合 所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。5綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。但這一步驟不能估計(jì)線延時(shí)，因此和布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。6實(shí)現(xiàn)與布局布線 實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過

39、程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時(shí)序約束條件時(shí)，需要利用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線。布線結(jié)束后，軟件工具會自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。 7時(shí)序仿真與驗(yàn)證推薦精選 時(shí)序仿真，也稱為后仿真，是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來檢測有無時(shí)序違規(guī)（即不滿足時(shí)序約束條件或器件固有的時(shí)

40、序規(guī)則，如建立時(shí)間、保持時(shí)間等）現(xiàn)象。時(shí)序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實(shí)際工作情況。8板級仿真與驗(yàn)證 板級仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對高速系統(tǒng)的信號完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。9芯片編程與調(diào)試 設(shè)計(jì)的最后一步就是芯片編程與調(diào)試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件，Bitstream Generation），然后將編程數(shù)據(jù)下載到FPGA芯片中。推薦精選5.2 頂層原理圖：圖（15） 頂層原理圖推薦精選FPGA 接口模塊接收頻率控制字, 相位控制字, 波形選擇, 單片機(jī)P1口傳送的數(shù)據(jù)經(jīng)fword7.0輸入端進(jìn)入FPGA,

41、然后分別存在4個(gè)8位寄存器中,最后將得到的四組數(shù)據(jù)合并成32位的頻率控制字,P3口與pin 7. . 0 輸入端相連傳送相位數(shù)據(jù), 通過改變讀取存儲數(shù)據(jù)的首地址控制相位, 存儲波形數(shù)據(jù)為1 0 位, 經(jīng)D/A 轉(zhuǎn)換器形成模擬信號輸出, p 2.1 , p 2.2 分別與波形選擇端a 、b 相連, 進(jìn)行波形選擇。5.3 相應(yīng)波形的仿真1，正弦波仿真波形圖如下圖（16）所示 圖（16） 正弦波仿真波形FRCT：相位控制端；CLK：時(shí)鐘輸入；SINOUT：正弦波輸出；VSIN：正弦波地址寄存器；2，方波仿真波形圖如下圖（17）所示 圖（17） 方波仿真波形CLK：時(shí)鐘輸入；FRCT：相位控制端；SQ

42、UOUT：方波輸出；推薦精選3，三角波仿真波形圖如下圖（18）所示圖（18） 三角波仿真波形CLK：時(shí)鐘輸入；FRCT：相位控制端；TRIOUT：三角波輸出：4，鋸齒波仿真波形圖如下圖（19）所示 圖（19） 鋸齒波仿真波形 CLK：時(shí)鐘輸入；FRCT：相位控制端； DOUT：鋸齒波輸出端5.4 系統(tǒng)源程序系統(tǒng)程序見附錄3。推薦精選6 總電路圖設(shè)計(jì)見附錄1和附錄2。推薦精選7 制作FPGA信號發(fā)生器的步驟 本課題的制作是分這幾個(gè)步驟完成的： 、查閱大量的資料，完成開題報(bào)告。在這個(gè)過程中我經(jīng)常到圖書館查閱單片機(jī)以及位移測量的相關(guān)資料，同時(shí)我也經(jīng)常上網(wǎng)搜索這方面的資料，知識總是在不斷積累的過程中了

43、解和掌握的。、確定方案。制作信號發(fā)生器的方法有很多，本課題要用到FPGA技術(shù)，所以選擇的是Altera公司的EP1C12系列 、復(fù)習(xí)所要用到的硬件知識。、硬件設(shè)計(jì)。硬件設(shè)計(jì)主要是指畫硬件電路，在這里要用到一個(gè)畫圖軟件Protel。畫硬件電路不僅可以體現(xiàn)一個(gè)人的基礎(chǔ)知識掌握這樣不僅看的時(shí)候好看，也以節(jié)約資源。 、軟件設(shè)計(jì)。推薦精選8 總結(jié)通過此次設(shè)計(jì)，讓我深深的感覺到自己所學(xué)知識真是非常的淺薄。面對電子技術(shù)日新月異的發(fā)展，利用EDA手段進(jìn)行設(shè)計(jì)已成為不可阻擋的趨勢。相對于傳統(tǒng)至底向上的設(shè)計(jì)方式，自上而下的設(shè)計(jì)具有其顯著的優(yōu)越性。利用EDA設(shè)計(jì)軟件輔助設(shè)計(jì)，方便快捷，減少了錯(cuò)誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計(jì)及上市周期，既減輕了設(shè)計(jì)工作量又滿足了商業(yè)利益的需求。該系統(tǒng)以FPGA10K10器件為核心部件，可利用軟件編程實(shí)現(xiàn)了對D/A轉(zhuǎn)換信號的處理。