EDA-四位加法器

1、河北科技大學實驗報告2011級 電信班姓名 同組人學號2014年4月22日指導教師于國慶實驗名稱實驗二實驗類型設計型四位加法器成績批閱教師一、實驗目的(1)熟練掌握VHDL語言的數(shù)據(jù)流描述和行為描述設計組合邏輯。(2)掌握std_logic_vector數(shù)據(jù)類型特性。(3)初步掌握系統(tǒng)內部 STD_LOGIC_UNSIGNED包的調用。二、實驗原理：用4個開關作為加法器的一組輸入變量，另4個開關作為加法器的另一組輸入變量； 用1個開關作為進位輸入，將兩組數(shù)據(jù)作全加運算，輸出為四位二進制碼表示運算結果。 1位進位輸出。當兩組4位二進制數(shù)相加結果超出4位結果表示范圍時，進位輸出為“1” 否則為“0

2、”。加法器輸入采用試驗箱K1K16,進位輸出采用試驗箱L16指示，有進位時亮，否則 滅；計算結果利用試驗箱的譯碼驅動器啟動 LED數(shù)碼管直接顯示(靜態(tài))。三、實驗內容及步驟1 .打開MUXPLUS II VHDL編輯器，完成四位加法器的設計。包括VHDL程序輸入、 編譯、綜合。實驗程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4 ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOG

3、IC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY adder4;ARCHITECTURE ART OF adder4 ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<='0'&A4;B5<='0'&B

4、4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;2、建立仿真波形文件，使用 MAXPLUS II Simulator功能進行功能仿真 仿真結果如下：3、目標器件選擇與管腳鎖定并重新編譯、綜合、適配FPGA 型號：EP1K100QC208-3引腳綁定：NODE綁定FPGA弓I腳對應實驗箱上的A40PIN-69LK5A41PIN-68LK4A42PIN-67LK3A43PIN-65LK2B40PIN-74LK9B41PIN-73LK8B42PIN-71LK7B43PIN-70LK6CO4PIN-199LK20C4PIN-64LK1S40PIN-169M1AS41PIN-170M1BS42PIN-172M1CS43PIN-173M1D4、下載并驗證結果將編譯好的程序進行引腳鎖定及硬件配置后便可下載到目標芯片中，我們將程序下載到芯片中后按下：LK1, LK2,LK3,LK4,LK6 , LK7 , LK8這些按鍵后，相當于計算E力DE再力口上一個進位，結果數(shù)碼管顯示D,進位燈點亮，實驗結果符合預期效果，結果正確。四、實驗結果與總結我們這次EDA實驗課設計了一個數(shù)碼管顯示帶進位四位加法器，實驗結果符合預期效果，即通過按鍵任意輸入兩個四位二進制數(shù)，數(shù)碼管可