SerDes芯片在ATE上的測(cè)試

1、隨著SerDes 芯片的廣泛應(yīng)用，以及對(duì)芯片最終品質(zhì)要求越來越嚴(yán)格，數(shù)即高速信號(hào)完整性、時(shí)鐘復(fù)原、時(shí)序不一致提出了有針對(duì)性解決方法。SerDes 及其應(yīng)用SerDes 即Serializer 和Deserializer ,它是目前以及未來比較主流的串行數(shù)據(jù)傳輸方式。SerDes芯片在ATE上的測(cè)試作者：劉場(chǎng)，愛德萬測(cè)試（蘇州有限公司）上海分公司Gbps傳輸速率的SerDes芯片對(duì) ATE級(jí)別的全速功能測(cè)試（ Full Speed Test）提出了很大的挑戰(zhàn)。本文介紹的是針對(duì)此類高速芯片測(cè)試中的3大難點(diǎn),圖1是SerDes系統(tǒng)的信號(hào)傳輸示意圖。由于在高速總線上數(shù)據(jù)傳輸率往往都達(dá)到了數(shù)百M(fèi)Hz甚至

2、上 G,大量的數(shù)據(jù)往往無法采用并行方式安全準(zhǔn)確的傳送到接收端。圖1中，Serializer將并行的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)（即PISO ）在高速總線上以單線差分對(duì)的形式進(jìn)行數(shù)據(jù)傳輸。到了接收端后,Deserializer把串行數(shù)據(jù)恢復(fù)成并行數(shù)據(jù)（即SIPO ）。這種 PISO 和SIPO 大大降低了對(duì)外接口的數(shù)量，使 layout、互連等 PCB 及IC制造等方面的難度和成本大大降低。在一些SerDes 與并行傳輸相比可以傳送更高速率的數(shù)據(jù),高速數(shù)據(jù)傳輸?shù)膽?yīng)用上，由于采用了差分信號(hào)的傳輸方式，大大提高了抗噪聲的能力，因此Shgk* vile (pdirj 科 5 speed datafhr目前，Se

3、rDes技術(shù)在65nm工藝下已經(jīng)可以實(shí)現(xiàn) 12Gbps的應(yīng)用。表1列舉了主流的高速接口芯片以及主要技術(shù)參數(shù)。其中著名的PCI Express 和SATA都是SerDes 的典型應(yīng)用。以新一代的PCI Express 為例,數(shù)據(jù)傳輸率到達(dá) 10Gbps ,并且可實(shí)現(xiàn)I/O分離及總線上差分對(duì)，數(shù)據(jù)發(fā)送端（Tx）和接收端（Rx）使用不同的兩組時(shí)鐘（ Rx的時(shí)鐘來自Embedded Clock ）。一些特殊的數(shù)據(jù)編/解碼技術(shù)（如 8b10b ）被用來確保數(shù)據(jù)的完整性。SerDes在ATE測(cè)試中面臨的問題對(duì)于SerDes 的Full Speed Test ,高速信號(hào)的產(chǎn)生對(duì)于ATE來說已經(jīng)不再是問題。但

4、是由于信號(hào)在傳送到Tx之前的線路上不可避免的存在各類噪聲和干擾，加上高速信號(hào)時(shí)鐘的Jitter問題，使Rx收到的信號(hào)與原始信號(hào)相比質(zhì)量明顯下降。由此產(chǎn)生的信號(hào)完整性問題將大大影響ATE對(duì)Rx芯片測(cè)試的良率，嚴(yán)重時(shí)甚至根本無法實(shí)現(xiàn)Full Speed Testing圖3顯示的 SerDes系統(tǒng)實(shí)現(xiàn)了和并行傳輸系統(tǒng)相同的功能。不同的是SerDes 系統(tǒng)的 Rx端的時(shí)鐘需要從串行數(shù)據(jù)中恢復(fù)（CDR ） ,對(duì)于 ATE測(cè)試來說，最大的難題無疑是在超長數(shù)據(jù)包的情況下如何實(shí)現(xiàn)這一功能。一般來說，實(shí)現(xiàn)CDR的前提條件是 DC-balance ，即' 1和（«個(gè)數(shù)處于一定的平衡”狀態(tài)。一般來

5、說,1和0在任意20bit內(nèi)的差異不能超過 2bit ,并且連續(xù) ''像'0的個(gè)數(shù)不同纏過5bit在高速信號(hào)的傳輸線路中，時(shí)序不一致主要來源于Lane 與Lane 之間線路上的總體Clock/Data 時(shí)間抖動(dòng)（Jitter ）的差異。造成Jitter的差異的原因很多，可能是串?dāng)_、信號(hào)反射、信號(hào)反轉(zhuǎn)次數(shù)的差異等等?？傊?，這是一個(gè)不可避免的固有誤差,測(cè)試仿真數(shù)據(jù)無法模擬出這種誤差，對(duì)于ATE測(cè)試而言，人們無法事先確定時(shí)序的數(shù)據(jù)，因此也就無法實(shí)現(xiàn)實(shí)時(shí)的一次測(cè)試。Advantest已經(jīng)開發(fā)出一整套基于上Gbps的高速接口芯片的測(cè)試解決方案，其中也包括了針對(duì)前述的SerDes測(cè)

6、試的 3大問題。針對(duì)高速信號(hào)完整性測(cè)試的解決方案一一Pre-Emphasis為了提高高速信號(hào)的完整性，在ATE的 Driver和 Comparator 部分加上相對(duì)應(yīng)的電路（Pre-Emphasis 和 Threshold比較電路）該情況下 ATE模擬Tx發(fā)送信號(hào)，除了使用一般高速信號(hào)的發(fā)生單元外，還外加了Pre-Emphasis 電路。該電路通過在高速信號(hào)的,0轉(zhuǎn)換點(diǎn)加上過沖的方法，來抵消整個(gè)Tx到Rx的傳輸線路上的綜合電容效應(yīng)的影響，保證ATE發(fā)出的信號(hào)在時(shí)序和電平兩方面參數(shù)都有足夠的裕量被DUT 加）所識(shí)另履在本身就具有內(nèi)部Emphasis 功能的 DUT中，在 ATE端使用兩級(jí)的Thr

7、eshold比較電路（CP）來完成對(duì)信號(hào)的識(shí)別：第一級(jí)CP將Emphasis 信號(hào)和實(shí)際的輸出數(shù)據(jù)信號(hào)分開，第二級(jí)CP完成識(shí)別和比較，圖5顯示了使用Pre-Emphasis信號(hào)前后的Rx得到的Tr測(cè)試結(jié)果。使用了上述技術(shù)后，對(duì)于以性能評(píng)價(jià)為目的的情況，人們可以更準(zhǔn)確地測(cè)試出芯片的實(shí)際能力；對(duì)于量產(chǎn)測(cè)試，可以使芯片有更大的裕量和穩(wěn)定區(qū)間，從而提高測(cè)試的穩(wěn)定性和良率。，卜測(cè)試結(jié)型針對(duì)超長數(shù)據(jù)包的時(shí)鐘復(fù)原解決方案測(cè)試Tx芯片的時(shí)侯，在 ATE的CP端增加了CDR circuitry ,當(dāng)高速的數(shù)據(jù)信號(hào)在由于Clock Jitter前后抖動(dòng)的情況下，依然有能力進(jìn)行動(dòng)態(tài)的采樣點(diǎn)的調(diào)整，從而做到1 PAS

8、S 的測(cè)試。另外，在超長的數(shù)據(jù)串的情況下，為了保證CDR電路識(shí)別的成功率，在ATE上使用了8b/10b的編碼技術(shù)。該技術(shù)在Ser和Des前后級(jí)分別加上了8b/10b的編碼和解碼電路，避免了由于原本數(shù)據(jù)較長或是CDR從而導(dǎo)致將Pass的芯片被誤判成為Fail情況的發(fā)生，大大提高了量產(chǎn)時(shí)的良品率。-jtUihi憶申flHIM!J. CDRIbhaIDi blt»2VLMmI! *一-'I. 8D/10fc洛 h!7»王HIEI DlltHMiM IHBT Mil DDHji imamlUt針對(duì)Lane與Lane之間數(shù)據(jù)時(shí)序不一致的解決方案Head HunterHead

9、Hunter的工作原理是這樣的：在輸入數(shù)據(jù)pattern的每個(gè)數(shù)據(jù)包（ packet ）前加上一個(gè)頭（ Head ）作為識(shí)別碼，實(shí)際芯片的輸出也會(huì)把這些head當(dāng)作數(shù)據(jù)的一部分輸出,ATE找到這些 head將不同lane之間數(shù)據(jù)進(jìn)行整理,即時(shí)序同步。最后，再對(duì)同步后的數(shù)據(jù)作1 Pass的多芯片同時(shí)測(cè)試。（PG）,而是通過專門的Header寄存器來完成的.值得注意的是：整個(gè) Hunting 的過程是通過圖8中的Hunting 電路完成路，類似于 ATE中的Match功能。所不同的是， Match 的過程和實(shí)現(xiàn)場(chǎng)所并不是向量文件發(fā)生器圖B. Head Hunter在Hunting 過程中，測(cè)試工程師依然可以對(duì)PG進(jìn)行操作、狀態(tài)讀寫等工作，為調(diào)試測(cè)試程序帶來很多便利.總結(jié)SoC的特點(diǎn)為我們帶來了很多的測(cè)試問題。高速接口芯片已經(jīng)發(fā)展到數(shù)Gbps或更高的傳輸速率。SerDes芯片是電信，計(jì)算機(jī)等市場(chǎng)高速信號(hào)傳輸?shù)闹髁鳟a(chǎn)品。它