超前進(jìn)位加法器設(shè)計(jì)報(bào)告

1、華東交大理工學(xué)院課程設(shè)計(jì)存檔資料 成績(jī)： 華東交通大學(xué)理工學(xué)院課 程 設(shè) 計(jì) 報(bào) 告 書所屬課程名稱 EDA課程設(shè)計(jì) 題 目 超前進(jìn)位加法器設(shè)計(jì) 分 院 專業(yè)班級(jí) 學(xué)號(hào) 學(xué)生姓名 指導(dǎo)教師 2013 年 7月 2日 目錄第一章設(shè)計(jì)內(nèi)容與要求3第二章 超前進(jìn)位加法器設(shè)計(jì)原理4第三章 詳細(xì)設(shè)計(jì)流程53.1.創(chuàng)建工程文件53.2.程序的編譯63.3.波形的仿真8第四章 設(shè)計(jì)結(jié)果分析12第五章 源程序代碼13第六章 心得體會(huì)15第七章 參考文獻(xiàn)16第一章設(shè)計(jì)內(nèi)容與要求加法運(yùn)算是最重要也是最基本的運(yùn)算，所有的其他基本運(yùn)算，如減、乘、除運(yùn)算最終都能歸結(jié)為加法運(yùn)算。但因?yàn)榧臃ㄟ\(yùn)算存在進(jìn)位問(wèn)題，使得某一位計(jì)算

2、結(jié)果的得出和所有低于他的位相關(guān)。因此為了減少進(jìn)位傳輸所消耗的時(shí)間，提高計(jì)算速度，人們?cè)O(shè)計(jì)了多種類型的加法器，如跳躍進(jìn)位加法器、進(jìn)位選擇加法器、超前進(jìn)位加法器等。本設(shè)計(jì)采用的是超前進(jìn)位加法器。通過(guò)Verilog 設(shè)計(jì)一個(gè)超前8位加法器。要求在Quartus II軟件下，利用Verilog編程完成層次式電路設(shè)計(jì)，電路中的元件可以用Verilog設(shè)計(jì)也可以用庫(kù)元件連線構(gòu)成再封裝。8位超前進(jìn)位加法器，借助EDA工具中的綜合器，適配器，時(shí)序仿真器和編程器等工具進(jìn)行相應(yīng)處理。適配采用Cyclone系列的EP1C6Q240C8。要求綜合出RTL電路，并進(jìn)行仿真輸入波形設(shè)計(jì)并分析電路輸出波形. 試比較并闡述數(shù)

3、據(jù)類型reg型和wire型的區(qū)別。第二章 超前進(jìn)位加法器設(shè)計(jì)原理將n個(gè)全加器相連可得n位加法器，但是加法時(shí)間較長(zhǎng)。解決的方法之一是采用“超前進(jìn)位產(chǎn)生電路”來(lái)同時(shí)形成各位進(jìn)位，從而實(shí)現(xiàn)快速加法。超前進(jìn)位產(chǎn)生電路是根據(jù)各位進(jìn)位的形成條件來(lái)實(shí)現(xiàn)的首先對(duì)于1位加法器基本位值和與進(jìn)位輸出為1；如果a,b有一個(gè)為1，則進(jìn)位輸出等于cin;令G=ab,P=a+b,則有：Cout=ab+(a+b)cin=G+Pcin由此可以G和P來(lái)寫出4位超前進(jìn)位鏈如下（設(shè)定四位被加數(shù)和加數(shù)為A和B，進(jìn)位輸入Cin,進(jìn)位輸出為cout,進(jìn)位產(chǎn)生Gi=AiBi,進(jìn)位傳輸Pi=Ai+Bi）;C0=cin;C1=G0+P0C0=G

4、0+P0cinC2=G1+P1C1=G1+P1(G0+P0cin)=G1+P1G0+P1P0cinC3=G2+P2C2=G2+P2(G1+P1cin)=G2+P2G1+P2P1G0+P2P1P0cinC4=G3+P3C3=G3+P3(G2+P2C2)=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0cinCout=c4由超前進(jìn)位鏈，各個(gè)進(jìn)位彼此獨(dú)立產(chǎn)生，將進(jìn)位級(jí)聯(lián)傳播給去掉了，因此，減小了進(jìn)位產(chǎn)生的延遲時(shí)間。同樣可推導(dǎo)出下面的式子：SUM=ABCin=（AB）(A+B) CinU=GPCin本實(shí)驗(yàn)中采用8位超前進(jìn)位加法器第三章 詳細(xì)設(shè)計(jì)流程3.1.創(chuàng)建工程文件打開(kāi)Quartus

5、 II 9.1創(chuàng)建一個(gè)工程文件adder_ahead選擇菜單File中New Project Wizard命令，在如下“工程設(shè)置”對(duì)話框中單擊右側(cè)“”按鈕，找到文件夾D:atleraquartus，選中已存盤的add_ahead.vhd的文件。單擊Next，將與工程有關(guān)的文件加入此工程。（1） 選擇仿真器和綜合器類型。都選默認(rèn)的None。（2） 選擇目標(biāo)芯片。（3） 工具設(shè)置。這里默認(rèn)使用Quartus自含的所有設(shè)計(jì)工具。（4）結(jié)束設(shè)置。3.2.程序的編譯（1）.選擇菜單“Processing”“Start Compilation”命令，或者點(diǎn)擊運(yùn)行編譯按鈕，啟動(dòng)完全編譯，這里的完全編譯包括分

6、析與綜合、適配、裝配文件、定時(shí)分析、網(wǎng)編文件提取過(guò)程。如果只要進(jìn)行期中的某一項(xiàng)編譯，可以選著“Tools”-“Compiler Tool”命令，或者點(diǎn)擊按鈕即可出現(xiàn)編譯工具選擇串口，共包括5個(gè)編譯工具，分別為分析與綜合器、適配器、裝配器、定時(shí)分析器、網(wǎng)表文件提提取器，單機(jī)每個(gè)工具前面的小圖標(biāo)可單獨(dú)啟動(dòng)每一個(gè)編譯器。（2）編譯完成后，會(huì)將有關(guān)的編譯信息顯示在窗口中，可查看其中的相關(guān)內(nèi)容。還可以查看中和后的電路原理圖，選擇“Tools”-“Netlist Viewers”-“RTL Viewer”菜單命令，既可觀察綜合生成的RLT方式的電路原理圖，在這里我們可以看到8位超期進(jìn)位加法器生成的原理圖如

7、下：8位超期進(jìn)位加法器生成的原理圖：3.3.波形的仿真仿真時(shí)序，對(duì)項(xiàng)目進(jìn)行仿真測(cè)試，也可以對(duì)項(xiàng)目中的某一個(gè)子模塊進(jìn)行仿真，其方法是選擇菜單“Assignment”-“Wizard”-“Simulator Set Wizard”命令，在設(shè)置過(guò)程中指定仿真對(duì)象，并指定對(duì)象的仿真類型、矢量激勵(lì)源等。（1）打開(kāi)波形編輯器選擇菜單“File”-“New”命令，在“New”對(duì)話框中選擇“Other File”頁(yè)中的“Vector Wave File”選項(xiàng)，單擊“ok”按鈕，即出現(xiàn)選擇波形按鈕；（2）輸入信號(hào)節(jié)點(diǎn)選擇菜單“View”-“Utility Windows”-“Node Finder”命令，出現(xiàn)對(duì)

8、話框，在“Filter”下拉列表中選擇“Pins：all”選項(xiàng)，再次單擊“List”按鈕，即在下面的“Nodes Found”框中出現(xiàn)本設(shè)計(jì)項(xiàng)目的所有端口引腳列表，從端口列表中選擇所需要的，并逐個(gè)拖到波形編輯窗口中（4）編輯輸入信號(hào)波形點(diǎn)擊波形編輯窗口中的全屏顯示，使用波形編輯窗口中的各種波形賦值，編輯各輸入信號(hào)的激勵(lì)波形。在仿真的時(shí)候需要設(shè)置一個(gè)合理的區(qū)域，選擇菜單“Edit”-“End Time”命令，在淡出的“Time”窗口中輸入60us.對(duì)數(shù)據(jù)的型號(hào)的格式可以選擇：Binary(二進(jìn)制)，Hexadecimal(十六進(jìn)制)、Octal(八進(jìn)制)、Signed Decimal(有符號(hào)十進(jìn)

9、制)，Unsgned Decimal(無(wú)符號(hào)十進(jìn)制)。這里選擇的是Binary二進(jìn)制，便于觀察結(jié)果。（5）仿真參數(shù)的設(shè)置，選擇菜單“Assignments”“Setting”命令，在彈出的對(duì)話框選擇“Simulator Setting”項(xiàng)下的“Mode”,以選擇仿真模式，仿真模式有功能仿真模式和時(shí)序仿真模式，這里選擇功能仿真。（6）觀察仿真結(jié)果選擇菜單“Processing”-“Start Simulation”命令，即啟動(dòng)仿真器工作。仿真完畢后，可以通過(guò)輸出波形，檢驗(yàn)所設(shè)計(jì)電路的功能是否正確。8位超前進(jìn)位的功能輸出波形圖：第四章 設(shè)計(jì)結(jié)果分析輸入a0010011000100111輸入 b00

10、101011001010111cin0101sum01101000011010010110101001101011結(jié)果中顯示是正常的，8位超前進(jìn)位加法器得到成功的實(shí)現(xiàn)8位超前進(jìn)位器綜合后的RTL級(jí)原理圖第五章 源程序代碼8位超前進(jìn)位加法器module add_ahead(sum,cout,a,b,cin);input7:0 a,b;input cin;output7:0 sum;output cout;wire7:0 G,P;wire7:0 C,sum;assign G0=a0&b0;assign P0=a0|b0;assign C0=cin;assign sum0=G0P0C0;as

11、sign G1=a1&b1;assign P1=a1|b1;assign C1=G0|(P0&cin);assign sum1= G1P1C1;assign P2=a2&b2;assign C2=G1|(P1&C1);assign sum2=G2P2C2;assign G3=a3&b3;assign P3=a3|b3;assign C3=G2|(P2&C2);assign sum3=G3P3C3;assign G4=a4&b4;assign P4=a4|b4;assign C4=G3|(P3&C3);assign sum4=G2P

12、2C2;assign G5=a5&b5;assign P5=a5|b5;assign C5=G4|(P4&C4);assign sum5=G5P5C5;assign G6=a6&b6;assign P6=a6|b6;assign C6=G5|(P5&C5);assign sum6=G6P6C6;assign G7=a7&b7;assign P7=a7|b7;assign C7=G6|(P6&C6);assign sum7=G7P7C7;assign cout=G7|(P7&C7);endmodule第六章 心得體會(huì)本學(xué)期學(xué)習(xí)了EDA技術(shù)與

13、Vertlog技術(shù)，對(duì)EDA技術(shù)應(yīng)用有了一些了解，在如今生活在這個(gè)數(shù)字化和信息化時(shí)代，數(shù)字產(chǎn)品的廣泛應(yīng)用越來(lái)越多。EDA技術(shù)的使用在我們生活中息息相關(guān)，發(fā)現(xiàn)了EDA的強(qiáng)大功能。系統(tǒng)系設(shè)計(jì)，混合電路設(shè)計(jì)，綜合仿真的設(shè)計(jì)，數(shù)字電路設(shè)計(jì)，版圖設(shè)計(jì)，PCB板設(shè)計(jì)，PLD開(kāi)發(fā)，高速電路設(shè)計(jì)，模擬電路設(shè)計(jì)等應(yīng)用。這次課設(shè)中用到的Quartus 軟件，在安裝過(guò)程中遇到不能仿真，后來(lái)下載了9.11版本得到解決。Quartus 進(jìn)行EDA開(kāi)發(fā)包括設(shè)計(jì)輸入，編譯，仿真，編程和驗(yàn)證，自己通過(guò)設(shè)計(jì)8位超前加法器對(duì)Quartus 軟件的應(yīng)用也得到了一定的掌握。在編譯的過(guò)程中遇到一些不能編譯，通過(guò)網(wǎng)上找資料，和同學(xué)的討論得到了一定的了解，通過(guò)軟件的設(shè)置和通過(guò)編譯錯(cuò)誤的提示來(lái)更改錯(cuò)誤，對(duì)設(shè)計(jì)的原理有了更深的理解。同時(shí)也發(fā)現(xiàn)遇到問(wèn)題不要急著馬上就向同學(xué)尋求幫助，我們自己可以認(rèn)真地獨(dú)立思考，想想問(wèn)題哪里出錯(cuò)了，這樣自己才會(huì)有不斷地提高。認(rèn)識(shí)淶源于實(shí)踐實(shí)踐是用于檢驗(yàn)真理