數(shù)字電路 第2版 教學(xué)課件 劉勇 第5章 時(shí)序邏輯電路

1、在線教務(wù)輔導(dǎo)網(wǎng)：在線教務(wù)輔導(dǎo)網(wǎng)：http:/教材其余課件及動(dòng)畫素材請(qǐng)查閱在線教務(wù)輔導(dǎo)網(wǎng)教材其余課件及動(dòng)畫素材請(qǐng)查閱在線教務(wù)輔導(dǎo)網(wǎng)QQ:349134187 或者直接輸入下面地址：或者直接輸入下面地址：http:/第第5章章 時(shí)序邏輯電路時(shí)序邏輯電路5.1 時(shí)序邏輯電路的分析時(shí)序邏輯電路的分析5.2寄存器（寄存器（Register）5.3計(jì)數(shù)器（計(jì)數(shù)器（Counter） v時(shí)序邏輯電路的概念:時(shí)序邏輯電路，是指任一時(shí)刻電路的輸出不僅與該時(shí)刻的輸入有關(guān)系，而且與電路原來(lái)的狀態(tài)有關(guān)（即與電路以前的輸入信號(hào)有關(guān)）。這也是時(shí)序邏輯電路區(qū)別于組合邏輯電路的最大特點(diǎn)。 v時(shí)序邏輯電路主要有兩部分組成：組合邏輯

2、電路部分和存儲(chǔ)電路部分。v其中： X（x1，x2，xi）為外部輸入信號(hào)； Z（z1，z2，zj）為輸出信號(hào)； W（w1，w2，wk）為存儲(chǔ)電路輸入信號(hào)，同時(shí)是組合邏輯電路的部分輸出信號(hào)； Y（y1，y2，yl）為存儲(chǔ)電路的輸出信號(hào)，同時(shí)是組合邏輯電路的部分輸入信號(hào)。v由以上關(guān)系式知： tn+1時(shí)刻的輸出Z(tn+1)由該時(shí)刻電路的輸入X(tn+1)和存儲(chǔ)電路的狀態(tài)Y（tn+1）決定； Y(tn+1)由tn時(shí)刻存儲(chǔ)電路的輸入W(tn)和存儲(chǔ)電路的狀態(tài)Y(tn)決定； 所以，Z(tn+1)取決于X(tn+1)、W(tn)、Y(tn)。這一點(diǎn)充分體現(xiàn)了時(shí)序 邏輯電路區(qū)別于組合邏輯電路的顯著特點(diǎn)。 不

3、是任何一個(gè)時(shí)序邏輯電路都具有上圖所示的完整電路形式：或沒(méi)有組合邏輯電路部分，或沒(méi)有輸入變量。但具備了時(shí)序邏輯電路的基本特點(diǎn)，就屬于該類電路的范疇。 ),Y(tX(tF)Z(t),Y(tW(tH)Y(t),Y(tX(tG)W(tnnnnnnnnn1函數(shù)。輸出方程，也稱為輸出函數(shù)。狀態(tài)方程，也稱為狀態(tài)激勵(lì)函數(shù)。邏輯電路的激勵(lì)方程、驅(qū)動(dòng)方程，也稱為時(shí)序5.1 時(shí)序邏輯電路的分析時(shí)序邏輯電路的分析v5.1.1 同步時(shí)序邏輯電路的分析及舉例同步時(shí)序邏輯電路的分析及舉例v1、同步時(shí)序電路的分析方法、同步時(shí)序電路的分析方法 1）.寫出各類方程式（組），主要包括以下三種方程。 a驅(qū)動(dòng)方程；b狀態(tài)方程；c輸出方

4、程。2）.列狀態(tài)轉(zhuǎn)換真值表，畫狀態(tài)轉(zhuǎn)換圖。 3）.檢查電路自啟動(dòng)能力。4）.畫出電路時(shí)序圖。5）.電路邏輯功能的分析確定。 在獲得相應(yīng)方程后，電路邏輯功能已經(jīng)較為全面的表示出來(lái)。但為突出電路特點(diǎn)，使獲得的結(jié)果形象直觀，往往將它轉(zhuǎn)換成圖表的形式。在描述電路功能方面，效果是一樣的，應(yīng)根據(jù)具體問(wèn)題進(jìn)行取舍。 【例【例5.1】 試分析下圖所示時(shí)序邏輯電路。v解解 根據(jù)該電路CP時(shí)鐘脈沖信號(hào)的連接方式可知，這是一個(gè)同步時(shí)序邏輯電路。首先求出各類方程。 驅(qū)動(dòng)方程： 狀態(tài)方程：由JK觸發(fā)器的特征方程可知， 輸出方程： 111n010n10KQJKQJn0n1n11n111n1n0n1n00n001n0QQQ

5、KQJQQQQKQJQn1QY 列出狀態(tài)轉(zhuǎn)換真值表，畫出狀態(tài)轉(zhuǎn)換圖。v電路狀態(tài)轉(zhuǎn)換圖如下。圓圈中的 表示電路的狀態(tài)，X/Y表示此時(shí)電路的輸入/輸出狀態(tài)。由于該電路沒(méi)有輸入信號(hào)X，所以斜線左側(cè)數(shù)值空缺。 計(jì)數(shù)脈沖CP電路現(xiàn)態(tài)電路次態(tài)輸出Y10001020110031000111001nQ1nQ011nQ10nQ01QQv檢查電路自啟動(dòng)能力。由電路知，該電路存儲(chǔ)電路有兩位觸發(fā)器組成，所以該電路的工作狀態(tài)數(shù)有22=4 個(gè)。該電路在CP脈沖的作用下，狀態(tài)在00011000之間循環(huán)，共有三個(gè)狀態(tài)，稱其為該電路的有效狀態(tài)；另外一個(gè)狀態(tài)11稱為無(wú)效狀態(tài)。 對(duì)于該電路，如果電路進(jìn)入11狀態(tài)，在CP脈沖信號(hào)的作

6、用下，可以通過(guò)00狀態(tài)而重新進(jìn)入有效狀態(tài)，所以該電路具備自啟動(dòng)能力。 畫出電路時(shí)序圖。設(shè)電路的初始狀態(tài)為 ，各觸發(fā)器及電路輸出狀態(tài)的變化如下。v分析確定電路的邏輯功能。 觀察電路的狀態(tài)轉(zhuǎn)換真值表和狀態(tài)轉(zhuǎn)換圖，電路具有三個(gè)有效狀態(tài)，且在1000時(shí)，輸出一個(gè)進(jìn)位信號(hào)1。所以這是一個(gè)可以自啟動(dòng)的同步三進(jìn)制計(jì)數(shù)器電路。0001QQ5.1.2 異步時(shí)序邏輯電路的分析方法及舉例異步時(shí)序邏輯電路的分析方法及舉例v【例【例5.2】 試分析下圖所示時(shí)序邏輯電路。v解解 由圖知，觸發(fā)器FF1的CP時(shí)鐘脈沖信號(hào)并不是取自外加CP信號(hào)，而是將前級(jí)FF0的輸出信號(hào)Q作為它的時(shí)鐘脈沖信號(hào)。所以，這是一個(gè)異步時(shí)序邏輯電路。

7、分析異步時(shí)序邏輯電路，在列方程時(shí)，要將觸發(fā)器的時(shí)鐘方程考慮在內(nèi)。注意各觸發(fā)器的CP端是否有CP時(shí)鐘信號(hào)所需要的跳變沿所需要的跳變沿，只有當(dāng)跳變沿到達(dá)時(shí)，相應(yīng)的觸發(fā)器才能翻轉(zhuǎn)，否則觸發(fā)器將保持原狀態(tài)不變。v求出各類方程。時(shí)鐘方程：驅(qū)動(dòng)方程：狀態(tài)方程：下降沿觸發(fā)。由；下降沿觸發(fā)。由外加和；001201FF2FF0FFQQCPCPCPCPCP1111210n0n121n20KKKQQJJQJ下降沿有效下降沿有效下降沿有效CPQQQQKQJQQQQKQJQCPQQQKQJQn0n1n2n22n221n20n1n11n111n1n0n2n00n001n0列出狀態(tài)轉(zhuǎn)換真值表。電路現(xiàn)態(tài)電路次態(tài)對(duì)應(yīng)CP狀態(tài)C

8、P2CP1CP0000001001010010011011100100000101010110010111000nQ2nQ1nQ012nQ11nQ10nQ電路狀態(tài)轉(zhuǎn)換圖如下v檢查電路自啟動(dòng)能力。 經(jīng)檢查，任一無(wú)效狀態(tài)，在CP脈沖作用下，均可以返回到有效狀態(tài)中，所以該電路能夠自啟動(dòng)。畫出電路時(shí)序圖。v設(shè)電路的初始狀態(tài)為 ，電路時(shí)序圖如下：v分析確定電路的邏輯功能。 根據(jù)電路狀態(tài)轉(zhuǎn)換真值表，可以確定這是一個(gè)具有自啟動(dòng)能力的異步五進(jìn)制計(jì)數(shù)器。000012QQQ 5.2 寄存器（寄存器（Register） v5.2.1 基本寄存器基本寄存器 下圖是下圖是D觸發(fā)器組成的觸發(fā)器組成的4位數(shù)碼寄存器。圖中位

9、數(shù)碼寄存器。圖中 為置為置0輸入輸入端，端， 為并行數(shù)碼輸入端，為并行數(shù)碼輸入端， 為并行數(shù)碼輸出端。為并行數(shù)碼輸出端。 CR3D0D3Q0Q4位寄存器74LS75 5.2.2 移位寄存器移位寄存器(shift register)v1.單向移位寄存器單向移位寄存器 下圖為D觸發(fā)器組成的4位同步右移移位寄存器。數(shù)碼由FF0的DI端串行輸入 。v設(shè)串行輸入數(shù)碼DI=1001。 利用各觸發(fā)器的復(fù)位端將FF3FF0置為0狀態(tài)。按照由高到低的順序輸入數(shù)碼DI。 輸入第一個(gè)數(shù)碼1時(shí)，D0=DI=1、D1=Q0=0、D2 =Q1=0、D3=Q2=0，在第1個(gè)移位脈沖信號(hào)CP上升沿到來(lái)時(shí)，由0狀態(tài)變?yōu)?狀態(tài)，

10、第一位數(shù)碼1存入；同時(shí)D1=Q0=0移入中，依次類推，各觸發(fā)器中原存儲(chǔ)的數(shù)碼均依次右移一位。這時(shí)，寄存器的狀態(tài)為 =0001。 輸入第二個(gè)數(shù)碼0時(shí)，在第二個(gè)移位脈沖信號(hào)CP上升沿到來(lái)時(shí)，第二個(gè)數(shù)碼0存入FF0，Q0=0。FF0中原來(lái)的數(shù)碼1移入FF1中，Q1=1，同理Q2=Q3= 0，移位寄存器中的數(shù)碼又依次右移一位。這樣，在4個(gè)移位脈沖的作用下，輸入的四位串行數(shù)碼1001全部存入寄存器中。 0123QQQQ2雙向移位寄存器雙向移位寄存器v4位雙向移位寄存器74LS194 v 為置零端， 為并行數(shù)碼輸入端， 為并行數(shù)碼輸出端；DSR為右移串行數(shù)碼輸入端，DSL為左移串行數(shù)碼輸入端；M1和M0為

11、工作方式控制端。 CR3D0D3Q0Q74LS194功能表功能表輸入變量輸出變量說(shuō)明M1M0CPDSLDSRD0D1D2D3Q0Q1Q2Q300000置010保持111d0d1d2d3d0d1d2d3 并行置數(shù)10111Q0Q1Q2右移輸入110100Q0Q1Q2右移輸入01101Q1Q2Q31左移輸入11100Q1Q2Q30左移輸入0100保持CR74LS194 功能分析v（1）置0功能。 =0時(shí)，寄存器置0。 Q3Q0均為0狀態(tài)。v（2）保持功能。 =1且CP=0；或 =1且M1M0=00時(shí)，寄存器保持原態(tài)不變。v（3）并行置數(shù)功能。 =1且M1M0=11時(shí)，在CP上升沿作用下，D3D0

12、端輸入的數(shù)碼d3d0并行送入寄存器，是同步并行置數(shù)。v（4）右移串行送數(shù)功能。 =1且M1M0=01時(shí)，在CP上升沿作用下，執(zhí)行右移功能，DSR端輸入的數(shù)碼依次送入寄存器。v（5）左移串行送數(shù)功能。 =1且M1M0=10時(shí)，在CP上升沿作用下，執(zhí)行左移功能，DSL端輸入的數(shù)碼依次送入寄存器。CRCRCRCRCRCR實(shí)例演練實(shí)例演練1 用用 CT74LS194 構(gòu)成順序脈沖發(fā)生器構(gòu)成順序脈沖發(fā)生器v所謂順序脈沖發(fā)生器指在每個(gè)循環(huán)周期內(nèi)，產(chǎn)生在時(shí)間上按一定先后順序排列的脈沖信號(hào)的電路。在數(shù)字系統(tǒng)中，常用以控制某些設(shè)備按照事先規(guī)定的順序進(jìn)行運(yùn)算或操作。v利用并行置數(shù)功能將電路初態(tài)置為Q3Q2Q1Q0

13、 = D3D2D1D0 = 1000，M1M0=10，來(lái)一個(gè) CP 脈沖，各位左移一次，即 Q0Q1 Q2 Q3。左移輸入信號(hào) DSL 由 Q0 提供，因此能實(shí)現(xiàn)循環(huán)左移，從 Q3 Q0 依次輸出順序脈沖。順序脈沖寬度為一個(gè) CP 周期。脈沖序列如圖 實(shí)例演練實(shí)例演練1 用用 CT74LS194 構(gòu)成順序脈沖發(fā)生器構(gòu)成順序脈沖發(fā)生器由雙向移位寄存器74LS194構(gòu)成的順序脈沖 5.3 計(jì)數(shù)器v1按數(shù)制分類按數(shù)制分類v二進(jìn)制計(jì)數(shù)器v十進(jìn)制計(jì)數(shù)器v任意進(jìn)制計(jì)數(shù)器v2按計(jì)數(shù)功能分類按計(jì)數(shù)功能分類v3按觸發(fā)器翻轉(zhuǎn)方式分類按觸發(fā)器翻轉(zhuǎn)方式分類5.3.1 同步計(jì)數(shù)器同步計(jì)數(shù)器v1同步二進(jìn)制加法計(jì)數(shù)器。同步

14、二進(jìn)制加法計(jì)數(shù)器。 v4位同步二進(jìn)制加法計(jì)數(shù)器，由JK觸發(fā)器組成、下降沿觸發(fā)。 4位同步二進(jìn)制加法計(jì)數(shù)器分析va.寫方程式 驅(qū)動(dòng)方程： 狀態(tài)方程： 輸出方程： n0n1n233n0n122n011001QQQKJQQKJQKJKJn0n1n2n3n0n1n2n3n33n3213n0n1n2n0n1n2n22n221n2n0n1n0n1n11n111n1n0n00n001n0QQQQQQQQQKQJQQQQQQQQKQJQQQQQQKQJQQQKQJQnn0n1n2n3QQQQCO vb.列狀態(tài)轉(zhuǎn)換真值表 CP現(xiàn)態(tài)次態(tài)CO1000000010200010010030010001104001101

15、0005010001010601010110070110011108011110000910001001010100110100111010101101210111100013110011010141101111001511101111016111100001n3Qn2Qn1Qn0Q1n3Q1n2Q1n1Q1n0Qv根據(jù)狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖。 vc.檢查電路自啟動(dòng)能力。 經(jīng)檢查，該電路具備自啟動(dòng)能力。vd.畫出電路時(shí)序圖。 根據(jù)狀態(tài)轉(zhuǎn)換圖，做出時(shí)序圖如下。ve.電路邏輯功能說(shuō)明。根據(jù)以上分析知，該電路在第十六個(gè)CP計(jì)數(shù)脈沖信號(hào)作用下返回初始0000狀態(tài)，且輸出端CO輸出一個(gè)進(jìn)位信號(hào)。因此

16、該電路為十六進(jìn)制計(jì)數(shù)器 。2.同步二進(jìn)制減法計(jì)數(shù)器v將上圖所示二進(jìn)制加法計(jì)數(shù)器的輸出由Q端改為 端，即組成同步二進(jìn)制減法計(jì)數(shù)器。v4位同步二進(jìn)制減法計(jì)數(shù)器級(jí)間連接關(guān)系見(jiàn)下表。 Q觸發(fā)器觸發(fā)器翻轉(zhuǎn)條件J、K端的邏輯關(guān)系 FF0每輸入一個(gè)脈沖翻轉(zhuǎn)一次 J0=K0=1FF1Q0=1FF2Q0=Q1=0FF3Q0=Q1=Q2=0nQKJ011nnQQKJ0122nnnQQQKJ012333.集成同步二進(jìn)制計(jì)數(shù)器74LS161v為同步置數(shù)控制端， 為異步置0控制端，CTP和CTT為計(jì)數(shù)控制端，D3D0為并行數(shù)據(jù)輸入端，Q3Q0為并行輸出端，CO為進(jìn)位輸出端。 LDCR74LS161功能表74LS161的

17、主要功能：va.異步置0功能vb.同步并行置數(shù)功能vc.計(jì)數(shù)功能vd.保持功能輸入變量輸出變量說(shuō)明CTPCTTCPD3D2D1D0Q3Q2Q1Q0CO000000異步置010d3d2d1d0d3d2d1d0CO1CO1= CTT Q3 Q2 Q1 Q0 1111計(jì)數(shù)CO2CO2= Q3 Q2 Q1 Q0 110保持CO3CO3= CTT Q3 Q2 Q1 Q0 110保持0CRLD4.集成十進(jìn)制同步計(jì)數(shù)器集成十進(jìn)制同步計(jì)數(shù)器74LS160主要功能為：主要功能為：a.異步置異步置0功能：功能：=0時(shí)，不論有無(wú)時(shí)，不論有無(wú)CP等輸入信號(hào)，計(jì)數(shù)器被置等輸入信號(hào)，計(jì)數(shù)器被置0。即。即=0000。b.同

18、步并行置數(shù)功能：同步并行置數(shù)功能：=1、=0時(shí)，在輸入時(shí)，在輸入CP信號(hào)上升沿到來(lái)時(shí)，并行輸入的數(shù)據(jù)信號(hào)上升沿到來(lái)時(shí)，并行輸入的數(shù)據(jù)d3d0被置入計(jì)數(shù)器，即被置入計(jì)數(shù)器，即=d3d2d1d0。c.計(jì)數(shù)功能：計(jì)數(shù)功能：=CTP=CTT=1時(shí)，在輸入時(shí)，在輸入CP信號(hào)控制下，電路按信號(hào)控制下，電路按8421BCD碼順序碼順序進(jìn)行十進(jìn)制加法計(jì)數(shù)。進(jìn)行十進(jìn)制加法計(jì)數(shù)。d.保持功能：保持功能：=1、且、且CTPCTT=0時(shí)，計(jì)數(shù)器狀態(tài)保持不變。這時(shí)，若時(shí)，計(jì)數(shù)器狀態(tài)保持不變。這時(shí)，若CTP=0、CTT=1，則，則CO=CTT=，即進(jìn)位輸出信號(hào)，即進(jìn)位輸出信號(hào)CO不變；若不變；若CTP=1、CTT=0，則，則CO=CTT=0，即進(jìn)位輸出為，即進(jìn)位輸出為0。5.3.2 異步計(jì)數(shù)器異步計(jì)數(shù)器v1.異步二進(jìn)制計(jì)數(shù)器異步二進(jìn)制計(jì)數(shù)器v滿足二進(jìn)制加法計(jì)數(shù)規(guī)則的計(jì)數(shù)器，稱為二進(jìn)制加法計(jì)數(shù)器。滿足二進(jìn)制加法計(jì)數(shù)規(guī)則的計(jì)數(shù)器，稱為二進(jìn)制加法計(jì)數(shù)器。v下圖電路用三個(gè)下圖電路用三個(gè)JK觸發(fā)器構(gòu)成的觸發(fā)器構(gòu)成的T觸發(fā)器構(gòu)成了三位二進(jìn)制異步加法計(jì)觸發(fā)器構(gòu)成了三位二進(jìn)制異步加法計(jì)數(shù)器。數(shù)器。 C Q0 Q1 Q2 Q0 Q1 Q2 1 FF0 FF1 FF2 CP 1J C1 1K 1J