EDA課程方案設(shè)計書報告--智能函數(shù)信號發(fā)生器

1、封面 作者： PanHongliang 江蘇大學(xué) 電氣學(xué)院 EDA 課程設(shè)計報告 必選題目 1：序列檢測器設(shè)計 一：題目要求見課本 p296 頁 二：程序編寫思路： 序列檢測器用于檢測一組或數(shù)組二進(jìn)制數(shù)位是否與檢測器中預(yù)置的碼相同，由于檢測 的序列必須是連續(xù)的，所以要求檢測器必須記住前一次的正確碼以及正確序列，直到連續(xù) 檢測收到的碼與預(yù)置的碼完全一樣。檢測過程中，任意一位的不相等都會回到出事狀態(tài)重 新開始檢測。若此數(shù)的每一位的連續(xù)檢測都與預(yù)置的數(shù)完全一樣，則輸出 A, 否則輸出 。 三：程序見課本 p296 頁一 p297 頁 四：程序仿真波形 程序仿真說明：在 D 中預(yù)置八位的序列，當(dāng) cl

2、k 時鐘信號為上升沿時，開始檢測，當(dāng) Din 中序列與預(yù)置序列 D 完全相同時，AB 中輸出 A，否則輸出 B,當(dāng) RST為高電平有效時， Din 從頭開始檢測與 D 中預(yù)置序列匹配。 必選題目 2：八位并行預(yù)置加法計數(shù)器設(shè)計 一.題目要求見 P276 頁 二題目設(shè)計思路 該加法計數(shù)器含有技術(shù)使能，異步復(fù)位和計數(shù)值并行預(yù)置的八位加法計數(shù)器 ，其中 ID ， EN， CLK ， RST 分別是并行輸入預(yù)置使能信號，計數(shù)時鐘使能信號，計數(shù)時 鐘信號和復(fù)位信號。其中 ID 并行輸入預(yù)置使能信號作為高電平要保持時間必須包含一個 上升沿。 三. 程序見課本 P277 頁 四. 程序仿真波形 程序仿真說明

3、： D 中預(yù)置兩位計數(shù)初值， CLK 為上升沿， RST 為高電平有效時， Q 置 0， 當(dāng) SET信號為高電平時，Q 置為計數(shù)初值，當(dāng) EN 為高電平時 Q 加 1 , EN 為低電平時 Q 保持不變。 自選題目 1：智能函數(shù)發(fā)生器 . 要求：函數(shù)發(fā)生器能夠長生遞增斜波，遞減斜波，階梯波，三角波，方波和正 弦波，并可以通過選通開關(guān)選擇輸出的波形。 . 設(shè)計思路：智能函數(shù)發(fā)生器可由遞增斜波產(chǎn)生模塊，遞減斜波產(chǎn)生模塊，階梯波產(chǎn)生 模塊，三角波產(chǎn)生模塊，方波產(chǎn)生模塊，正弦波產(chǎn)生模塊和一個選通模塊組成。 三. 程序代碼及仿真波形 遞增模塊（ icrs）： 僅供個人學(xué)習(xí) LIBRARY IEEE 。

4、USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY ICRS IS PORT( CLK,CLR:IN STD_LOGIC 。 - 時鐘信號，復(fù)位信號 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) - 輸出函數(shù)值 ) 。 END ICRS 。 ARCHITECTURE ONE OF ICRS IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0) 。 - 中間變量 BEGIN IF CLR=1 THEN

5、TMP:=00000000 。 - 清 0 ELSIF CLKEVENT AND CLK=0 THEN - 下降沿觸發(fā) IF TMP=11111111 THEN TMP:=00000000 。 ELSE TMP:=TMP+1 。 END IF 。 END IF 。 Q=TMP 。 END PROCESS 。 END ONE 。 仿真波形如下： 遞減模塊( dcrs)： LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY DCRS IS PORT(CLK,CLR:IN STD_

6、LOGIC 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 。 END DCRS 。 ARCHITECTURE ONE OF DCRS IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0) BEGIN IF CLR=1 THEN TMP:=11111111 。 - 復(fù)位為最大值 ELSIF CLKEVENT AND CLK=1 THEN IF TMP=00000000 THEN TMP:=11111111 。 ELSE TMP:=TMP-1 。 END IF 。 END IF 。 Q=T

7、MP 。 END PROCESS 。 END ONE 。 仿真波形如下： 階梯波(ladder)：通過改變階梯常數(shù)可以改變遞增的階梯數(shù) LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY LADDER IS PORT(CLK,CLR:IN STD_LOGIC 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 。 END LADDER 。 ARCHITECTURE ONE OF LADDER IS BEGIN PROCESS(CLK,CLR) VARIA

8、BLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0) 。 VARIABLE A:STD_LOGIC 。 BEGIN IF CLR=1 THEN TMP:=00000000 。 ELSIF CLKEVENT AND CLK=0 THEN IF A=0THEN IF TMP=11111111 THEN TMP:=00000000 。 A:=1 。 ELSE TMP:=TMP+16。A:=1。 -階梯常數(shù)為 16 END IF 。 ELSE A:=0 。 END IF 。 END IF 。 Q=TMP 。 END PROCESS。 END ONE。 仿真波形如下： 三角波模塊(

9、delta)： LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY DELTA IS PORT(CLK,CLR:IN STD_LOGIC 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 。 END DELTA 。 ARCHITECTURE ONE OF DELTA IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0) 。 VARIABLE A:STD_LOGIC 。 B

10、EGIN IF CLR=1 THEN TMP:=00000000 。 ELSIF CLKEVENT AND CLK=0 THEN IF A=0 THEN -A=0 ，遞增過程 IF TMP=11111110 THEN TMP:=11111111。A:=1。-增到最大值后轉(zhuǎn)為遞減過程 ELSE TMP:=TMP+1 。 END IF 。 ELSE -A=1 ，遞減過程 IF TMP=00000001 THEN TMP:=00000000 。 A:=0。 -減到最小值后轉(zhuǎn)為遞增過程 ELSE TMP:=TMP-1 。 END IF 。 END IF 。 END IF 。 Q=TMP 。 END P

11、ROCESS。 END ONE。 仿真波形如下： 由仿真圖可以看出輸出剛開始遞增，增到最大值 FF 后轉(zhuǎn)為遞減，輸出實現(xiàn)三角波波形。 方波模塊( square)： LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY SQUARE IS PORT(CLK,CLR:IN STD_LOGIC 。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 。 END SQUARE 。 ARCHITECTURE ONE OF SQUARE IS SIGNAL A:STD_L

12、OGIC 。 -分頻信號 BEGIN PROCESS(CLK,CLR) VARIABLE TMP:STD_LOGIC_VECTOR(3 DOWNTO 0) BEGIN IF CLR=1 THEN A=0 。 ELSIF CLKEVENT AND CLK=1 THEN IF TMP=1111 THEN TMP:=OOOO 。A=NOT A。 ELSE TMP:=TMP+1 。 END IF 。 END IF 。 END PROCESS 。 PROCESS(CLK,A) BEGIN IF CLKEVENT AND CLK=1 THEN IF A=1 THEN Q=11111111 。 -輸出高電平

13、 ELSE Q=00000000 。 -輸出低電平 END IF 。 END IF 。 END PROCESS 。 END ONE。 仿真波形如下： 正弦波模塊(sin):一個周期取 64 個采樣點(diǎn)，輸出其函數(shù)值 LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY SIN IS PORT(CLK,CLR:IN STD_LOGIC 。 Q:OUTINTEGERRANGE 0 TO 255) 。 END SIN 。 ARCHITECTURE ONE OF SIN IS BEGIN

14、 PROCESS(CLK,CLR) VARIABLE TMP:INTEGERRANGE 0 TO 63 。 BEGIN IF CLR=1 THEN QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQNULL END CASE 。 END IF 。 END PROCESS 。 WHEN 19 =QQQQQQQQQQQQQQQQQQQQQQ=254 。 END CASE 。 END PROCESS 。 END ONE 。 整體電路原理圖： 整體仿真波形： 由仿真圖可以看出輸出波形由控制信號 sel2.0 控制輸出，分別對應(yīng)遞增，遞減，階梯 波，三角波，方波和正弦波

15、。因面副原因不能完全顯示出來。 自選題目 2：搶答器 : 一、要求： 1 有四位選手參賽； 2 在搶答開始前如果有選手搶答，能夠給出報警信號，并顯示是哪一位選手提前搶 答。 3 在開始搶答之后能夠判斷是哪一位選手最先搶答，同時點(diǎn)亮對應(yīng)選手成功搶答信號 燈，此后不再接受其 他選手搶答信號。 4 若選手成功搶答并且正確回答問題，給選手加 1 分，若回答錯誤則減 1 分。 5 若有選手達(dá)到 10 分則成為贏家，給出對應(yīng)選手贏的信號；若有選手在已經(jīng)是 0 分情況 下回答錯誤，則判其輸，退出之后的比賽，同時給出對應(yīng)選手輸?shù)男盘枴?6 實時顯示選手的分?jǐn)?shù)情況。 二、設(shè)計思路：該搶答器可分為搶答判優(yōu)，比賽計

16、分和分?jǐn)?shù)顯示三個模塊組成，搶答判 優(yōu)模塊實現(xiàn)功能 2 和 3，比賽計分模塊實現(xiàn)功能 4 和 5，顯示模塊實現(xiàn)功能 6；具體程序如 下。 三、程序代碼及仿真波形 搶答判優(yōu)模塊： 其中 CLR 是清 0 控制信號， EN 是搶答使能信號， A,B,C,D 分別代表四位參賽選手， LEDA, LEDB , LEDC , LEDD 分別表示四位選手成功搶答信號燈， FALSE3.0 是提前搶答報警信 號，能顯示具體是哪位選手提前搶答， Q 成功搶答信號，能顯示具體成功搶答的選手。 LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 ENTITY QIANGDAPA

17、NDUAN IS PORT( CLR:IN STD_LOGIC 。 EN: IN STD_LOGIC 。 A,B,C,D:IN STD_LOGIC 。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC 。 FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) 。 END QIANGDAPANDUAN 。 ARCHITECTURE RTL OF QIANGDAPANDUAN IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0) SIGNAL TA

18、G:STD_LOGIC 。 - 鎖存標(biāo)志位 BEGIN TMP=A&B&C&D 。 PROCESS(CLR,EN,A,B,C,D,TMP) BEGIN IF CLR=1 THEN Q=0000 。 LEDA=0 。 LEDB=0 。 LEDC=0 。 LEDD=0 。 FALSE=0000 。 TAG=0 。 ELSIF EN=0 THEN - 提前搶答，報警 IF A=1 THEN FALSE(3)=1 。 END IF 。 IF B=1 THEN FALSE(2)=1 。 END IF 。 IF C=1 THEN FALSE(1)=1 。 END IF 。 IF D

19、=1 THEN FALSE(0)=1 。 END IF 。 ELSE - 開始搶答 FALSE=0000 。 IF TAG=0 THEN - 尚未有成功搶答者 IF TMP=1000 THEN -A 搶答成功 LEDA=1 。 - 亮燈 A LEDB=0 。 LEDC=0 。 LEDD=0 。 Q=1000 。 - 輸出 A 搶答成功 TAG=1 。 - 鎖存此狀態(tài) ELSIF TMP=0100 THEN LEDA=0 。 LEDB=1 。 LEDC=0 。 LEDD=0 。 Q=0100 。 TAG=1 。 ELSIF TMP=0010 THEN LEDA=0 。 LEDB=0 。 LEDC

20、=1 。 LEDD=0 。 Q=0010 。 TAG=1 。 ELSIF TMP=0001 THEN LEDA=0 。 LEDB=0 。 LEDC=0 。 LEDD=1 。 Q=0001 。 TAG=1 。 END IF 。 END IF 。 END IF 。 END PROCESS 。 END RTL 。 仿真波形如下： 剛開始 D 提前搶答，輸出報警信號，由 FALSE 信號輸出 0001 可知是 D 提前搶答。清 0 后 重新開始，搶答使能信號 EN=1 有效，開始搶答， C 最先搶答， LEDC 點(diǎn)亮， Q 輸出 0010 可知是 C 選手最先成功搶答。 比賽計分模塊： CHOS3.0

21、表示成功搶答的選手， CLK 是時鐘信號 , ADD , SUB 分別表示回答正確加分和 回 答 錯 誤 減 分 信 號 ， WINA,WINB,WINC,WIND 分 別 表 示 四 位 選 手 贏 信 號 ， LOSEA,LOSEB,LOSEC.LOSED 分別表示輸信號， A0， B0， C0， D0 分別表示四位選手的 得分， A2， A1 分別表示選手 A 得分的十位和個位數(shù)字，用于輸出模塊譯碼輸出； LIBRARY IEEE 。 USE IEEE.STD_LOGIC_1164.ALL 。 USE IEEE.STD_LOGIC_UNSIGNED.ALL 。 ENTITY BISAIM

22、OKUAI IS PORT( CHOS:IN STD_LOGIC_VECTOR(3 DOWNTO 0) 。 ADD:IN STD_LOGIC 。 SUB:IN STD_LOGIC 。 CLK:IN STD_LOGIC 。 A0,B0,C0,D0:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 。 A2,A1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 。 B2,B1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 。 C2,C1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 。 D2,D1:OUT STD_LOGIC

23、_VECTOR(3 DOWNTO 0) 。 WINA,WINB,WINC,WIND:OUT STD_LOGIC 。 LOSEA,LOSEB,LOSEC,LOSED:OUT STD_LOGIC ) 。 END BISAIMOKUAI 。 ARCHITECTURE RTL OF BISAIMOKUAI IS BEGIN PROCESS(CLK,ADD,SUB,CHOS) VARIABLE POINTS_A2:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_A1:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_B2:

24、STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_B1:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_C2:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_C1:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_D2:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE POINTS_D1:STD_LOGIC_VECTOR(3 DOWNTO 0) VARIABLE WA,WB,WC,WD:STD_LOGIC

25、。 VARIABLE LA,LB,LC,LD:STD_LOGIC 。 BEGIN IF CLKEVENT AND CLK=1 THEN IF ADD=1 THEN IF CHOS=1000 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000 。 POINTS_A2:=POINTS_A2+1 。 WA:=1 。 ELSE POINTS_A1:=POINTS_A1+1 。 END IF 。 ELSIF CHOS=0100 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000 。 POINTS_B2:=POINTS_B2+1 。

26、WB:=1 。 ELSE POINTS_B1:=POINTS_B1+1 。 END IF 。 ELSIF CHOS=0010 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000 。 POINTS_C2:=POINTS_C2+1 。 WC:=1 。 ELSE POINTS_C1:=POINTS_C1+1 。 END IF 。 ELSIF CHOS=0001 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000 。 POINTS_D2:=POINTS_D2+1 。 WD:=1 。 ELSE POINTS_D1:=POINTS_D

27、1+1 。 END IF 。 END IF 。 ELSIF SUB=1 THEN IF CHOS=1000 THEN IF POINTS_A1=0000 THEN LA:=1 。 ELSE POINTS_A1:=POINTS_A1-1 。 END IF 。 ELSIF CHOS=0100 THEN IF POINTS_B1=0000 THEN LB:=1 。 ELSE POINTS_B1:=POINTS_B1-1 。 END IF 。 ELSIF CHOS=0010 THEN IF POINTS_C1=0000 THEN LC:=1 。 ELSE POINTS_C1:=POINTS_C1-1

28、。 END IF 。 ELSIF CHOS=0001 THEN IF POINTS_D1=0000 THEN LD:=1 。 ELSE POINTS_D1:=POINTS_D1-1 。 END IF 。 END IF 。 END IF 。 END IF 。 A2=POINTS_A2 。 A1=POINTS_A1 。 A0=POINTS_A2&POINTS_A1 。 WINA=W A 。 LOSEA=LA 。 B2=POINTS_B2 。 B1=POINTS_B1 。 B0=POINTS_B2&POINTS_B1 。 WINB=WB 。 LOSEB=LB 。 C2=POINTS_

29、C2 。 C1=POINTS_C1 。 C0=POINTS_C2&POINTS_C1 。 WINC=WC 。 LOSEC=LC 。 D2=POINTS_D2 。 D1=POINTS_D1 。 D0=POINTS_D2&POINTS_D1 。 WIND=WD 。 LOSEDDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUT=0000000。 END CASE。 END PROCESS。 END rtl。 仿真波形如下： 整體電路原理圖： 整體仿真波形： 結(jié)論：我們主要參考了EDA課程設(shè)計與VHDL語言以及相 關(guān)書籍資料選取了這兩個課題，參考搶

30、答器的加分功能模塊， 自行添加了減分，輸贏淘汰的功能，并對整體程序代碼進(jìn)行排 錯優(yōu)化，在此過程中我們遇到了諸多的困難，在此過程中彌補(bǔ) 了上課所學(xué)的不足。 版權(quán)申明 本文部分內(nèi)容，包括文字、圖片、以及設(shè)計等在網(wǎng)上搜集整 理。版權(quán)為潘宏亮個人所有 This article in eludes some parts, in cludi ng text, pictures, and desig n. Copyright is Pan Hon glia ngs pers onal own ership. 用戶可將本文的內(nèi)容或服務(wù)用于個人學(xué)習(xí)、研究或欣賞，以及 其他非商業(yè)性或非盈利性用途，但同時應(yīng)遵守著作權(quán)法及其他相關(guān)