基于單片機eda技術(shù)的波形發(fā)生器的設(shè)計

1、標簽:標題篇一：基于單片機、EDA技術(shù)的波形發(fā)生器的設(shè)計基于單片機、EDA技術(shù)的波形發(fā)生器的設(shè)計發(fā)布日期：2006-06-01作者 王寶庫 來源:微計算機信息摘 要：本設(shè)計是基于單片機和EDA相結(jié)合的技術(shù),用于產(chǎn)生各種頻率的正弦波、方波和三角波,其幅值05V可調(diào),幅值步進為0.039V,頻率步進為1Hz.該波形發(fā)生器以單片機MCS8031為中央限制單元,由鍵盤輸入模塊、數(shù)碼管顯示模塊、D/A波形發(fā)生模塊、幅值調(diào)整模塊組成.采用DDFS技術(shù),先將要求的波形數(shù)據(jù)存儲于EEPROM中,這樣可以保證掉電以后波形數(shù)據(jù)不喪失.為了到達所要求的高速度,采用FPGAALTEAR公司的EPF10K10LC84-

2、4,晶振頻率可達 40MHz來實現(xiàn)波形的發(fā)生,通過DDFS技術(shù)直接數(shù)字頻率合成技術(shù)、VHDL語言和單片機匯編語言編程技術(shù)的完美結(jié)合實現(xiàn)了對正弦波、方波和三角波三種波形的頻率、幅值的設(shè)置和發(fā)生.關(guān)鍵詞：單片機技術(shù) EDA技術(shù)DDFS技術(shù)波形發(fā)生FPGAVHDL語言匯編語言隨著深亞微米半導(dǎo)體技術(shù)的進步,可編程邏輯器件及EDA技術(shù)的應(yīng)用已經(jīng)相當普及.基于可編程邏輯器件的高頻性質(zhì)和單片機強大的數(shù)據(jù)處理功能,二者結(jié)合的技術(shù)也有相當?shù)挠绊懥?本設(shè)計中涉及到單片機匯編語言、VHDL語言的運用,充分地利用了二者的優(yōu)點,制作了一套波形發(fā)生系統(tǒng).1系統(tǒng)設(shè)計整體設(shè)計由三大模塊組成：單片機限制局部、可編程邏輯器件FP

3、GA局部、模擬電路局部.其系統(tǒng)方框原理圖如下所示：波形發(fā)生采用 DDS技術(shù),可以很方便地產(chǎn)生各種高質(zhì)量的波形,DDS的根本原理是：先將要產(chǎn)生的波形數(shù)據(jù)存入波形發(fā)生器,然后通過改變參考脈沖的頻率,將波形數(shù)據(jù)傳送給 D/A轉(zhuǎn)換器,濾波處理后便可以輸出光滑的合成波形.為了提升所產(chǎn)生的波形頻率,采用高頻率特性的FPGA ALTERA公司的EPF10K10LC84 4,后級電路采用有較高的轉(zhuǎn)換速度 的DAC0832作為D/A 轉(zhuǎn)換.1.1單片機局部在設(shè)計中,采用MCS8031為處理器,P2.7作為8279的片選端,P2.6作為FPGA的片選端,P2.5為DAC0832 a的片選端.P0 口作為三者的低

4、8位地址和數(shù)據(jù)線.單片機限制 DAC0832a,使其輸出為05V可變電壓,作為 DAC0832 b的參考電壓,于是可限制輸出波形 的幅值.由于采用 7位數(shù)據(jù)限制,精度可到達0.039V.1.2 FPGA 模塊設(shè)計中我使用了 ALTRA公司的MAXPLUS H 10.0系統(tǒng),采用原理圖和 VHDL語言編程相 結(jié)合的形式,充分地發(fā)揮了FPGA的高速和現(xiàn)場可編程的水平.在FPGA中通過編程片內(nèi)實現(xiàn)比例乘法器CC14527,在單片機的限制下,FPGA接收單片機傳送過來的用戶要求的波形數(shù)據(jù)及其頻率數(shù)據(jù),并送到比例乘法器以產(chǎn)生所需要的輸出頻率值.頂層圖如下：其中：P20作為FPGA的片選端,低電平有效,高

5、電平時保持現(xiàn)有狀態(tài),與單片機的P2.6相連.WR為FPGA的寫信號,與單片機的寫端口相連.當P20為低電平時,單片機可向FPGA寫數(shù)據(jù),以到達傳送命令以及數(shù)據(jù)的目的.ALE為輸入信號,與單片機的 ALE信號相連,用于FPGA片內(nèi)鎖存地址,配合 WR信號進行單片機與 FPGA的通訊.P0 : 7.0共8條數(shù)據(jù) 線,為單片機P0 口的接口,用于地址和數(shù)據(jù)的傳送.CLK為FPGA的基準頻率16MHz .WR0832用于限制 DAC0832 b,與其 WR端相連,在其下跳沿時 DAC0832 b可以取 到存儲器中相應(yīng)給定地址的數(shù)據(jù). CE:用于限制 EEPROM28C64,與其片選端 CE相連.CE1

6、 用于限制 DAC0832 b,與其片選端 CE 相連.ADDRESS : 9.0為 EEPROM28C64 的地址信號,用于取址.EEPROM28C64中存有波形數(shù)據(jù),單片機通過限制FPGA使其輸出的頻率為用戶所需頻率的128倍,用于限制 EEPROM28C64的輸出值的頻率,于是DAC0832 b的輸出波形頻率也相應(yīng)地改變.在 FPGA內(nèi)主要完成比例乘法器的功能,用于頻率的限制.單片機與FPGA通訊接口原理如下列圖所示：其中：SEL信號,用于限制波形的形狀,共有三種波形正弦波、方波、三角波°Q03.0Q5 :3.0用于6級級聯(lián)比例乘法器的置數(shù)輸入.ST為級聯(lián)比例乘法器的片選端,低

7、有效.命令字：FFH ST有效,00H ST無效命令字：E0H 顯示正弦波,sei為00, E1H 顯示方波,sei為01, sei 為 10 oFPGA片內(nèi)實現(xiàn)存放器,可對單片機傳輸?shù)臄?shù)據(jù)和命令進行存放,具體如下： 命令存放器入口地址：FFH入口地址：00HE2H 顯示三角波,02H , 03H分別存儲單片機傳送的6位10進制數(shù).這些數(shù)據(jù)是用戶要求數(shù)據(jù)存放器 入口地址：01H,的頻率數(shù)通過單片機乘 8處理后傳送過來的,為乘法器提供頻率數(shù)據(jù).FPGA對DAC0832及EEPROM28C64限制接口如下列圖所示：WR0832為DAC0832讀信號,下跳沿讀取數(shù)據(jù).CE、CE1分別為DAC0832

8、、EEPROM28C64 片選端.ADDRESS9.0為 EEPROM28C64 地址信號.ADDRESS9.0的高兩位為 SEL1.0, 時鐘信號CLK上升沿時ADDRESS6.0:自增1 , EEPROM28C64輸出相應(yīng)的波形數(shù)據(jù). 同時CLK下降沿時,DAC0832讀取波形數(shù)據(jù).3模擬局部DAC0832與單片機采用單緩沖方式接口電路,由于DAC0832內(nèi)部含有鎖存器,具有鎖存功能,所以不必通過 373鎖存.DAC0832的模擬電壓輸出電路如下：濾波局部采用帶通濾波,使低于1HZ的頻率信號和高于100KHZ的頻率信號被濾掉, 增加波形的平滑度.單片機流程圖參考文獻1 徐志軍等.CPLD/

9、FPGA的開發(fā)與應(yīng)用北京：電子工業(yè)出版社,2002.2 侯伯亨等.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計成都：電子科技大學(xué)出版社,1997.3 李景華等.可編程邏輯器件及 EDA技術(shù).沈陽：東北大學(xué),2000.篇二：采用EDA技術(shù)的波形發(fā)生器的設(shè)計學(xué)號：08446308常州大學(xué)畢業(yè)設(shè)計論文2021 屆題目采用EDA技術(shù)的波形發(fā)生器設(shè)計學(xué)生學(xué)院專業(yè)班級校內(nèi)指導(dǎo)教師專業(yè)技術(shù)職務(wù)校外指導(dǎo)老師專業(yè)技術(shù)職務(wù)二O二年六月采用EDA技術(shù)的波形發(fā)生器設(shè)計摘要：本課題設(shè)計了一種采用VHDL硬件描述語言描述并用FPGA實現(xiàn)的正弦波發(fā)生器.本課題的研究結(jié)合了 FPGA限制、LCD字符顯示、DAC芯片驅(qū)動等相關(guān)知識,

10、運用 VHDL語言描述了一個具有幅度可控、頻率可調(diào)和失真較小的正弦波發(fā)生器.設(shè)計平臺為 Altera公司的Quartus II 8.0軟件,采用Altera公司的Cyclone系列FPGA實現(xiàn).本設(shè)計中的 DAC模塊采用TLC5620集成芯片來實現(xiàn),以此來簡化設(shè)計,并到達本課題的精度要求.本文詳細介紹了正弦波發(fā)生器的設(shè)計過程,包括系統(tǒng)軟件方案設(shè)計、系統(tǒng)硬件方案設(shè)計、 芯片選型、編譯仿真平臺選擇、功能模塊劃分、時鐘分頻模塊設(shè)計、主控模塊設(shè)計、按鍵去 抖模塊設(shè)計、TLC5620驅(qū)動模塊設(shè)計和LCD顯示模塊等局部的設(shè)計與實現(xiàn),對深入研究EDA 技術(shù)和波形發(fā)生器具有重大的意義.關(guān)鍵詞：EDA ； FP

11、GA ； VHDL ;正弦波發(fā)生器Waveform Gen erator Desig n Using EDA Tech no logyAbstract: This paper desig ns a sine wave gen erator using FPGA and VHDL Ian guage. The research of this paper is a comb in ati on of the FPGA con troller, the LCD display, the DAC chip drivers and other related kno wledge. We use th

12、e VHDL Ian guage to describe con trollable amplitude, freque ncy adjustable sine wave gen erator. The desig n platform is Altera Quartus II 8.0 software and Altera 's Cyclone series FPGA chip. In order to simplify the desig n and achieve the accuracy requireme nts of this subject, the desig

13、n of the DAC module uses the TLC5620 chip.This paper describes the desig n process of the sine wave gen erator, i ncludi ng system software desig n, system hardware desig n, chip selectio n, the choice of the compile and simulatio n platform, the clock freque ncy module desig n, the main con trol mo

14、dule desig n, key debo unce module desig n, the TLC5620 drive module desig n and the LCD display module desig n. The desig n and realizati on give me a good cha nee to un dersta nd the EDA tech no logies and waveform gen erator.Key words : EDA; FPGA; VHDL; Sine Wave Generator目錄1引言11.1 研究背景11.2 波形發(fā)生器

15、的現(xiàn)狀11.3 本文結(jié)構(gòu)及內(nèi)容安排22 EDA開發(fā)技術(shù)概述32.1 EDA技術(shù)的含義32.2 EDA的工程設(shè)計流程32.3 QuartusII8.0簡介4 3方案設(shè)計與比擬53.1系統(tǒng)功臺匕冃匕求53.2 系統(tǒng)框圖53.3 軟件方案分析與比較53.3.1 波形函數(shù)方案53.3.2 波形ROM方案63.3.3 方案比較63.4硬件方案設(shè)計63.4.1 設(shè) 計 平 臺 與 仿 真 工 具 選擇63.4.2 芯片選擇方案7 4 FPGA 的介紹94.1 FPGA的簡介94.1.1 背景94.1.2 FPGA與單片機的區(qū)別104.1.3 電路設(shè)計中FPGA的應(yīng)用114.1.4 產(chǎn)品設(shè)計114.1.5

16、系統(tǒng)級應(yīng)用11 5系統(tǒng)設(shè)計125.1 系統(tǒng)組成及工作原理12 6 FPGA實現(xiàn)與仿真136.1 頂層模塊圖136.2 模塊詳細設(shè)計136.2.1 主控模塊136.2.2 時鐘分頻模塊156.2.3 按鍵去抖模塊16624波形存儲模塊176.2.5 TLC5620驅(qū)動模塊186.2.6 LCD顯示模塊196.3 FPGA的實現(xiàn)功能 197 結(jié)論21參考文獻22致謝 23附錄 24篇三：基于單片機的波形發(fā)生器設(shè)計時間：?計算機限制技術(shù)?課程設(shè)計報告學(xué)校：安徽建筑大學(xué)課題名稱：基于單片機的波形發(fā)生器學(xué) 號：10205900143班 級：10城建電子1班學(xué) 生：圣茂芳指導(dǎo)教師：嚴輝,夏巍,丁剛2021

17、年6月17日至2021年6月30日目錄第一章：引言1.1設(shè)計目的,任務(wù)和要求1.2摘要1.3波形發(fā)生器概述1.4總體方案介紹1.4.1整體流程圖1.4.2基于proteus電路的整體框圖第二章硬件結(jié)構(gòu)2.1AT89C51單片機最小系統(tǒng)2.2 MCS-51單片機的內(nèi)部結(jié)構(gòu)2.2.1典型的MCS-51單片機由以下幾個根本局部組成2.2.2 MCS-51單片機的引腳描述2.3晶振電路2.4 4x4矩陣鍵盤的設(shè)計2.5 顯示模塊第三章系統(tǒng)軟件設(shè)計3.1開發(fā)軟件Keil uVision3簡介3.2 各模塊程序編寫3.2.1鍵盤矩陣模塊3.2.2鋸齒波程序編寫3.2.3 三角波程序編寫3.2.4方波程序編寫第四章附件4.1原理圖4.2個人總結(jié)4.3參考文獻第一章：引言1.1設(shè)計目的、任務(wù)和要求一：設(shè)計目的課程設(shè)計是一項重要的實踐性教育環(huán)節(jié),是學(xué)生在完本錢專業(yè)所有課程學(xué)習(xí)后必須接受的一項結(jié)合本專業(yè)方向的、 系統(tǒng)的、綜合的工程練習(xí).在指導(dǎo)教師的指導(dǎo)下, 運用工程的方法, 通過一個較復(fù)雜的課題的設(shè)計練習(xí),可使學(xué)生通過綜合的系統(tǒng)設(shè)計,熟悉設(shè)計過程、設(shè)計要求、完成的工作內(nèi)容和具體的設(shè)計方法,掌握必須提交的各項工程文件.二：設(shè)計任務(wù)1. 掌握數(shù)/模轉(zhuǎn)換器的限制原理；2. 結(jié)合8051設(shè)計一個8位的D/A限制系統(tǒng)；3. 設(shè)計一 4 X 4鍵盤,其中0 9號鍵為數(shù)字鍵,用于 A/D的輸出