移位寄存器及其應(yīng)用

1、實(shí)驗(yàn)八移位存放器及其應(yīng)用一、 實(shí)驗(yàn)?zāi)康?.掌握4位雙向移位存放器74LS194的邏輯功能及使用方法。2.熟悉移位存放器的應(yīng)用一一構(gòu)成環(huán)形計(jì)數(shù)器和串行累加器。二、 預(yù)習(xí)要求1.復(fù)習(xí)存放器及累加運(yùn)算的有關(guān)內(nèi)容。2.了解74LS194的邏輯功能、移位存放器構(gòu)成環(huán)形計(jì)數(shù)器和串行累加器的方法。三、 實(shí)驗(yàn)原理1 .移位存放器是指存放器中所存的代碼能夠在移位脈沖的作用下依次左移或右移。既能左移又能右移的稱(chēng) 為雙向移位存放器。根據(jù)移位存放器存取信息的方式不同分為：串入串出、串入并出、并入串出、并入并出四種形式。本實(shí)驗(yàn)選用的是4位雙向移位存放器，型號(hào)為74LS194TTL器件或CC40194 CMOS器件，兩者

2、功能完全相同，可以互換使用。輯符號(hào)及引腳排列如圖8-1所示：圖8-174LS194的邏輯符號(hào)及引腳排列其中：DoD1為并行輸入端；QoQ3為并行輸出端；SR右移串行輸入端；SL左移串行輸入端；S1、S0操作模式控制端；CR為直接無(wú)條件清零端；CP為時(shí)鐘脈沖輸入端。74LS194模式控制及狀態(tài)輸出如表8.1所示:表8.1 LS194模式控制及狀態(tài)輸出表CPCRSi功能功能Q3Q2Q1Q074LS194的最局時(shí)鐘脈沖為36MHZ ,其邏16I II I I I IIVccQ0Qi Q3% CP%烏)74L5194CR. SRDOD SLVSSsR&D。Q%0aQELCPCRX0XX去除去除

3、時(shí)，時(shí)，Q3Q2QIQ)=0000正常工作時(shí)，正常工作時(shí)，1t111送教送教QsQaQl QO=D3D1D 0此時(shí)串行數(shù)據(jù)此時(shí)串行數(shù)據(jù)腿SL)被禁止被禁止t100右移右移QsQaQi QO=DSRQ3 Q2Q1t11左移左移QsQaQi Qa=Q2 Q1 QoDSLt100保持保持QsQaQi Qo=Q妻妻Q/Q11XX保持保持QsQaQiQQQQQo112、移位存放器的應(yīng)用移位存放器的應(yīng)用范圍很廣，可構(gòu)成移位存放器型計(jì)數(shù)器；順序脈沖發(fā)生器；串行累加器；可用作數(shù)據(jù)轉(zhuǎn)換，即把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)等。本實(shí)驗(yàn)研究移位存放器用作環(huán)形計(jì)數(shù)器和串行累加器的線路及其原理。(1)

4、環(huán)形計(jì)數(shù)器把移位存放器的輸出反應(yīng)到它的串行輸入端，就可以進(jìn)行循環(huán)移位， 如圖8-2所示。把輸出端Q0和右移串行輸入端SR相連，設(shè)初態(tài)為Q3Q2QIQ0=1000,那么在CP作用下，模式設(shè)為右移，輸 出狀態(tài)依次為：11000 - 00100-000010-f 000001十圖8-2所示電路是一個(gè)有四個(gè)有效狀態(tài)的計(jì)數(shù)器，這種類(lèi)型計(jì)數(shù)器通常稱(chēng)為環(huán)形計(jì)數(shù)器。同時(shí)輸出端輸出脈沖在時(shí)間上有先后順序，因此也可以作為順序脈沖發(fā)生器。VCCQIQQi Qa Qa CP &T41L5194CR Dg Dj DaSViSS：圖8-24位環(huán)形計(jì)數(shù)器(2)串行累加器累加器是由移位存放器和全加器組成的一種求和電路

5、。它的功能是將本身存放的數(shù)和另一個(gè)輸入的數(shù)相加，并存放在累加器中。 圖8-3是由兩個(gè)右向移位存放器、一個(gè)全加器和一個(gè)進(jìn)位觸發(fā) 器組成的串行累加器。FLTL* * 圖8-3串行累加器結(jié)構(gòu)框圖設(shè)開(kāi)始時(shí)，被加數(shù)A=AN-IA0和加數(shù)B=BN-IB0分別存入N+1位累加數(shù)移位存放器和加數(shù) 移位存放器。再設(shè)進(jìn)位觸發(fā)器D已被清零。在第一個(gè)CP脈沖到來(lái)之前，全加器各輸入、輸出端的情況為：An=A0 , Bn=B0 , Cn-1=0,Sn=A0+B0+C0=S0,Cn=C0。當(dāng)?shù)谝粋€(gè)CP脈沖到來(lái)后，S存入累加和移位存放器的最高位，C0存入進(jìn)位觸發(fā)器D端，且兩個(gè)移位存放器中的內(nèi)容都向右移動(dòng)一位。全加器輸出為Sn

6、=Ai+Bi+C0=Si,Cn=Ci 在第二個(gè)脈沖到來(lái)后，兩個(gè)移位存放器的內(nèi)容又右移一位，Si存入累加和移位存放器的最高位，原先存入的S0進(jìn)入次高位，Ci存入進(jìn)位觸發(fā)器Q端，全加器輸出為：Sn=A2+B2+Ci=S2,Cn=C2。如此順序進(jìn)行，到第N+i個(gè)CP脈沖后，不僅原先存入兩個(gè)移位存放器中的數(shù)已被全部移出，且A、B兩個(gè)數(shù)相加的和及最后的進(jìn)位Cn-i也被全部存入累加和移位存放器中。假設(shè)需繼續(xù)累加，那么加數(shù)移位存放器中需再一次存入新的加數(shù)。四、 實(shí)驗(yàn)儀器與器件i . TH-SZ型數(shù)字電路實(shí)驗(yàn)箱2,兩片74LSi94或CC40i943.雙D觸發(fā)器74LS74或CC40i3 4.全加器74LSi

7、83五、 實(shí)驗(yàn)內(nèi)容和步驟i.測(cè)試74LSi94或CC40i94的邏輯功能CR、Si、S0、SL、SR、D3、D2、D1、Do分別接邏輯電平開(kāi)關(guān)；Q3Q2Q1Q0用LED電平顯示,CP接單次脈沖源。按表8.2進(jìn)行逐項(xiàng)比照測(cè)試。表8.2去除模式時(shí)鐘串行控制輸入輸出功能總結(jié)CRS1S0CPSLSRD3D2D1D0Q3Q2Q1Q00XXXXXxxxx111XXd c b a101X0 xxxx101TX1xxxx101TX0 xxxx101TX0 xxxx110T1Xxxxx110T1Xxxxx110T1Xxxxx110T1Xxxxx100TXXxxxx2 . 4位環(huán)形計(jì)數(shù)器參照?qǐng)D8-2進(jìn)行連線，先用

8、并行送數(shù)法預(yù)置存放器為某二進(jìn)制數(shù)碼(如0100),然后進(jìn)行右移循環(huán)，觀察存放器輸出端狀態(tài)的變化，記入表8.3中。表8.3CPQ3Q2Q1Q00010012343.串行累加器按圖8-4連接實(shí)驗(yàn)電路。喝、Si、S。接邏輯開(kāi)關(guān)，CP接單次脈沖源，由于邏輯開(kāi)關(guān)的數(shù)量有限，兩存放器并行輸入端D3D2D1D0根據(jù)實(shí)驗(yàn)設(shè)備現(xiàn)有條件，進(jìn)行接線。兩存放器的輸出端接至LED邏輯電平顯示插口。(1)清零令。*=0, /RD=0 , /SD=1。(2)送數(shù) 令。*=S0=S1=1 , /RD=1 , /SD=1。用并行送數(shù)方法把三位被加數(shù)A2A1A和三位加數(shù)B2B1B0分別送入累加和移位存放器A和加數(shù)移位存放器B中，然后進(jìn)行右移，實(shí)現(xiàn)加法運(yùn)算。0圖8-4累加運(yùn)算實(shí)驗(yàn)電路連續(xù)輸入4個(gè)CP脈沖，觀察兩個(gè)存放器輸出狀態(tài)變化，記入表8.4中。表8.4CPA存放器B存放器Q0Q1Q2Q3Q0Q1Q2Q301234六、實(shí)驗(yàn)報(bào)告及其要求1.分析表8-2的實(shí)驗(yàn)結(jié)果，總結(jié)移位存放器74LS194的邏輯功能并寫(xiě)入表格“功能總結(jié)欄中。2.分析串行累加器所得結(jié)果的正確性。j &總滿$粉,再5灼4。|誠(chéng)隊(duì)仲Ar導(dǎo)11邙&際或虹乩a K皆5f5 K5g刀 汝為R改5。JL)S，5.SK C,7s佛23.