VerilogHDL十進制計數(shù)器試驗Quartus非常詳細的步驟

1、實驗二十進制計數(shù)器實驗該實驗將使用Verilog硬件描述語言在 DE2-70開發(fā)平臺上設計一個基本時序邏輯電路Quartus工具設計硬件的基本流SignalTap II實際觀察電路運資料個人收集整1位十進制計數(shù)器。通過這個實驗，讀者可以了解使用程以及使用Quartus II內(nèi)置的工具進行仿真的基本方法和使用理，勿做商業(yè)用途個片上的邏輯分析儀，可以通資料個人收集整理,行輸出情況。SignalTap II是Quartus工具的一個組件，是勿做商業(yè)用途過JTAG電纜將電路運行的實際輸出傳回Quartus進行觀察，從而省去了外界邏輯分析儀時的很多麻煩。實驗步驟3.1 建立工程并完成硬件描述設計程。參看

2、圖 3-2 o圖 3-2 選擇 New Project Wizard打開 Wizard之后，界面如圖 3-3所示。點擊 Next,如圖3-3。圖 3-3 New Project Wizard 界面3 .輸入工程工作路徑、工程文件名以及頂層實體名。這次實驗會幫助讀者理解頂層實體名和工程名的關(guān)系，記住目前指定的工程名與頂層 實體名都是 Counter10,輸入結(jié)束后，如圖 3-4所示。點擊 Next。圖3-4輸入設計工程信息.v文件）4 .添加設計文件。界面如圖3-5所示。如果用戶之前已經(jīng)有設計文件（比如那么再次添加相應文件，如果沒有完成的設計文件，點擊Next之后添加并且編輯設計文件圖3-5添加

3、設計文件5 .選擇設計所用器件。由于本次實驗使用 Altera公司提供的DE2-70開發(fā)板，用戶 必須選擇與DE2-70開發(fā)板相對應的 FPGA器件型號。在 Family 菜單中選擇 Cyclone II, Package 選 FBGA , Pin Count 選 896, Speed grad漬料個人收集整理，勿做商業(yè)用途選6,確認Select th& 砧加歲 and 加稀南力I 砧 target 修 COMpihliOn.Device ilanilyT/geSev 匚吧Auto device- detected the Fittai1* Specific device sdeed

4、in Available devices' listShow in 'Avalable dtevice' listPackage：| FBGAPin count:|三Spaed g 3dB.1T* Show advarced devices I H 空 dCgp ccimpcflibl&'Onl(Back | Fim sh圖3-6選擇相應器件6 .設置EDA工具。設計中可能會用到的EDA工具有綜合工具、仿真工具以及時序分析工具。本次實驗中不使用這些工具，因此點擊Next直接跳過設置。如圖 3-7圖3-7設置 EDA 工具7 .查看新建工程總結(jié)。在基本設計

5、完成后，Quartus II會自動生成一個總結(jié)讓用戶核對之前的設計，如圖3-8所示，確認后點擊 Finish完成新建。圖3-8新建工程總結(jié)在完成新建后，Quartus II界面中Project Navigator的Hierarchy標簽欄中會出現(xiàn)用戶正 資料個人收集整 理，勿做商業(yè)用途在設計的工程名以及所選用的器件型號，如圖3-9所示。Project iNavigator: * xEnti ty1底 Cyclone II： EF2CTOF8fi6C6" CoimterlO圖3-9觀察正在設計的工程8,培養(yǎng)良好的文件布局。點擊菜單項 Assignments->Device ,選中

6、 Compilation Process Settings選項卡，勾上右邊 資料個人收集整 理，勿做商業(yè)用途的Save Project output files in specified directory ,輸入路徑（一般為 debug或者 release）,如圖 資料個人收集整理，勿做商 業(yè)用途3-10所示。圖3-10指定單獨的編旺沖果文件目錄（相對路徑）9,添加所需設計文件。點擊菜單項 File->New 或者點擊圖標新建一個設計文件，選擇Verilog HDL File ，資料個人收集整理，勿做商業(yè)用途如圖3-11所示，點擊 OK。建立 Verilog源代碼文件。圖3-11選擇設

7、計文件類型輸入如下Verilog HDL語言的設計代碼：module Counter(iclk,rst_n,q, overflow);input iclk;input rst_n;output reg 3:0 q;output overflow;always (posedge iclk or negedge rst_n) beginif(rst_n) q <= 4'h0;elsebeginif(4'h9 = q) q <= 4'h0;else q <= q + 4'h1;endend assign overflow = 4'h9 = q

8、;endmodule10.保存設計。點擊菜單項File->Save、點擊或者使用快捷鍵 Ctrl+S保存設計，資料個人收集整理，勿做商業(yè)用途如圖3 -12所示。給設計文件命名存。Counter,與模塊名相同，注意不是圖3-12保存設計文件11.分析與綜合。點擊菜單項Processing->start->Start Analysis & Synthesis、點擊圖標 資料個人收集整理,7tM罐臉圈挈即ODE-38想碑C0DEU8 - Q/ECODE/8 - Q誣COD員38講FruceEsingTools Window Help頡或者使用快捷鍵 Ctrl+K執(zhí)行分析與綜

9、吊Ctrl+LA St ：=Q_ t Compilati on_ AiL：dlyze Current FileStart AiLiily'si e & El ：±b or at i onUjid：±+ e Memory Ini + i ：±li i：±ti on FileStart AiL：±lyEie 由 Sj-TithezieCtrl+KCompilati on ReportCtrl+RS t ：=Q_ t P ：=lt t i t i on M er ge工!fg| 髭甘 msagr”比3 酢3-13執(zhí)行二Start An

10、alysis -Synthesis （開始分析與綜合）一Inz I-: '_zizLaDa: quaztusjuap - -retfa._Be：ctingaJI ile3*on -wz-iteBeEtiELgrafileawDfi CDunterlO -c ComirterlD 析%綜合完成后廣編譯為錯丁錯誤原因如圖；3-14二所示6 Error: Top-level design entity bu.osntierlD 1-9 undefinedE Errors Quartan II Afuilysis c Syntheais xij una-ucoea3fulr 1 triErP

11、Q圖3-14分析與綜合錯誤原因頂層實體 Counter10未在源碼中定義，必須更改頂層實體為Counter,這在多文件的工程中經(jīng)常需要用到。將左側(cè)的Project Navigator切到Files標簽，對著 Counter.v文件右擊，選擇 Set as料個人收集整理，勿做 商業(yè)用途Top-Level Entity，如圖 3-15。Fil«sL.dbQRemove Fil® £r&m ProjectSet 笈s Top-Level Enti ty£reite Symbol Fil科5 fsr Current File Create AML Inc

12、lui& Files for Current Fil&Proper ti.Open in MQn "indo*/ Enatle Decking Close曲Hierardy j 一界鼠 J Design Un依圖3-15重新指定頂層實體12 .重新執(zhí)行分析與綜合，結(jié)果如圖3-16,出現(xiàn)了 12個警告，這是因為qsf文件中記錄的頂層實體在這一步執(zhí)行時還未更新。圖3-16分析與綜合結(jié)果（第二次執(zhí)行）如果再次執(zhí)行分析與綜合，無論你是否刪掉原先的編譯結(jié)果，都會完全成功，如圖 3-17圖3-17分析與綜合結(jié)果（第三次執(zhí)行）3.2電路仿真13 .功能仿真。它是為了檢查設計是否在理

13、論上達到預期功能，該仿真不考慮期間實際物理特性。首先創(chuàng)建仿真輸入波形文件。仿真時需要對頂層實體的輸入管腳提供激勵信號，在 Quartus軟件中可以通過波形文件方便的輸入。點擊菜單項File->New->Vector資料個人收集整理，勿做商業(yè)用途W(wǎng)aveform File ,如圖 3-18 所示。圖3-18創(chuàng)建波形文件14. Cowper v| 尊 Cornpiafcti R eport - Flow單擊Insert Node or Bus后，出現(xiàn)如圖 3-20所示對話框。添加信號結(jié)點。在空波形文件中點擊右鍵，如圖 3-19進行選擇（或者直接雙擊）圖3-20添加結(jié)點對話框選擇Node

14、 Finder按鈕可以從結(jié)點列表中選擇我們需要的，而避免一個一個輸入結(jié)點的麻煩。JTudc Find心 eNtfhed |ELook ih Sninl.ei|-J G'J&tcrrizE.*V niclude 亂ibenRiesOKNodes Found:NameSelectiNamed pLook in如二匚必上修|CuStwrizB.NMe Found. . Q Include subentii日S elected Nodes;Cancel"qnnen- IName事超gnnngnh Ticlkverilowqq0151 電 哂 rit_hUnassigned U

15、na&igred Unas$igned Unassigned Unassigned Unassigned Una5signed UnassigreditCI： c c圖 3-21 Node Finder 對話框Fitter選才i Pin:all,點擊List按鈕。出現(xiàn)如圖 3-22所示的結(jié)點列表。Ifode Finder列出所有的引腳信 號！3-22結(jié)點列表將所有結(jié)點加入右側(cè)Select Nodes欄中。完成后如圖圖簡單起見，可以直接點 >>按鈕, 3-23所示。點擊 OK按鈕確認。NamedLook ih.| 匚 ouHerljNodesFotrid;Name三Ffter

16、. |Fm allCustwnizB.詳 include ubentiivsOKCancsliclkUnasigriBdkoverflowUnaignedcqUnas$igredcqaiUnassignedc中1Undesignedc眼Unassignedca3Unassigned匚 “Unasjignsd11 (MiA*gnnner抬 I TName| AsagnmentsTg ICountsrtdkUnBssignEidllr"|Counter|oveiflowUnasisignEidl03 ICwnteilqUna$siflnedDa ICounterlqLOUnassigne

17、d0t>|Ccunterkj|l)Unassigned03|Cojnter|q2Unassignedl"L|CotJrtter|q3Unassigned0_z ICouMe巾圖jiUnsignedlrSelect N。曲斬Jfode Finder圖3-25波形文件圖3-23添加結(jié)點到右側(cè)點擊OK后返回添加結(jié)點對話框。如圖 3-24所示。Insert Node or BusNanfie:Ijjpe:Value type:Hadix:Bus width：Start index:口即和即 code count 非 binary count圖3-24添加結(jié)點后的對話框點擊OK確定，波形

18、文件將如圖 3-25所示。15.將iclk設為方波。右擊 iclk信號，選擇 value->clock.,如圖3-26所示。資料個人收集整理，勿做商比用途CuiCtrl+X0 PFCU1+C£asteEel«teDelSelect Entirt W&vtf0rm<rlk A d jInsert01UliGroupingUi splay F KodesGroiurp (fid Bus Bi I QriirLocatePropertiesStretch cr Compress Wave fora Interval .Offset Wavefor* Inter

19、val .Ctrl+Alt+SCtrl+AltK)Unini ti ali z«dCtrl+Alt+V*Forcing Unknown Qf)Ctrl+XLt+I*Forcing Low (Q)Forcing Nigh(1)Ctrl+AltH)Ctrl+Alt+1*Ha gh Impedance 也)Ctrl+KLt+Ztte：=ik Unknown Qt)Ctrl+Alt+*Weak Low Weak Kigh ®Ctrl+Alt+LCtrl+Alt+KD&n t Cire 口Ctrl+kLt+I)InvartCtrl+*lt+lCost Iftlut s .Ct

20、rl+jat+v門。吟.Ctrl+KLt+KArbitrary Vais ,Ctrl+Alt+BCtrl+W-t+K圖3-26將iclk改為方波在彈出的 clock設定對話框中把周期調(diào)整為20ns,如圖 3-27。Duty cycle的意思是占空資料個人收集整理，勿做商業(yè)用途Clock比，即是指高電平在一個周刊之內(nèi)所占日勺時間比畢。Time 由Start time: |0End time: l ,0Cancel圖3-27時鐘的周期設置O強制設為資料個人收集整理，勿做16.將rst_n改成低20ns后持續(xù)高電平。選中 rst_n看號，單擊左側(cè)圖標商業(yè)用途高電平。在波形上拖動鼠標選中前20ns,單

21、擊左側(cè)圖標 強制設為低電平第34頁共208頁完成后波形如圖3-28所示。輸出波形可不管。卷 CDunAa.v| 尊 Conpialion Report - Flow Summiy-冠 Wawfgwl .vwfA1 片 嚼T花五蚓圖3-28波形文件17.保存波形文件counter.vwf,如圖3-29,這里的命名可以隨息。圖3-29保存波形文件18 .波形文件生成后，直接點擊仿真按鈕會提示錯誤，見圖 3-30,這是因為沒有先產(chǎn) 生功能仿真網(wǎng)表。圖3-30未生成網(wǎng)表錯誤19 .要生成功能仿真網(wǎng)表，首先設置仿真模式。點擊菜單項Assignment->Settings ,選資料個人收集整理,勿做

22、商業(yè)用途中Simulator Settings選項卡，出現(xiàn)圖 3-31所示對話框。在 Simulation mode中選擇 Functional,資料個 人收集整理，勿做商業(yè)用途Simulation input選擇剛才建立的波形文件，完成后點擊 OK。|功能仿真與時序仿真之區(qū)別！S Emulator SctlingsOK I DncdSett itie Counter I flCaiegoijj：GeneralFde5LtM能Device-'OperahnQ Settings and CondiiionsVdtageTsmeratuie+ Compilatan Piocess S eH

23、ings- EDA TMl SellingsDesign Entiy/SynthesSimulationTiming Anasis：Foimai VerificahonPhysical 5如曲自曲BMrd-Level- Analysts t Synthesis SellingsVHDLInpuVefitog HDL InputDefaiit Parameters5H 由 esis Nellist OpUmizaiiom-Filer SefltingsPhflpsicd SynUhesis Oplinnizions三 Timing Analysis SettingsTimeQuBst Tilin

24、g Analyzer*' Classic Timing nalyzar SettingsAssetnfolBrDesign AssistantSiialTap II Logic Analyzer5配 4修隅 修叫己收一1i- （一：與mulaia 5越鵬> .Simulation Verihcaiion Simulationi Output FilesPofcMerPlay Povwi 白幅蜘自 5 已也ng*圖3-31 仿真模式設置對話框點擊菜單項 Processing->Generate Functional Simulation Netlist ,產(chǎn)生功能仿真所需的網(wǎng)

25、 資料個人收集整理, 勿做商業(yè)用途表，參看圖3-32L70_Tut o r ial/Count ex lO/Ccunt 1FrocesEingTools Window HlperlO - CountCtrl+LA Start CcimpilationAnalyze Corr ent FiStartUpdate Nenor7 Ini tisliz4ticn Filt金 Compilation KepArtCtrl+RSt.art Compilation and Simulti «nCtrl+Shift+KGenerate Functional Simnlati on Uetli st匕

26、 Start SimulationCtrl+I圖3-32生成功能仿真網(wǎng)表的操作菜單項圖3-33功能仿真網(wǎng)表產(chǎn)生結(jié)果顯示圖20 .點擊菜單項 Processing->Start Simulation盤工具按鈕啟動功能仿真。如圖 3-34,資料個人收集整理, 勿做商業(yè)用途完成后結(jié)果顯示如圖3-35 o70_Iutor ial/CounterlO/Counter 10Count er 10 - SiAulatioit Report -ProcessingT&ol e Wi ndowCtrl+Shift+CA Start CtMnpil&tianCtrltL密 Compilati

27、on Report Flpw SuitAnalyze- Currentulati on fStart.mulatioriL mode. Func tionfily1Pd或te Memory Ini ti-ali on FileQ) Compilation ReportCtrl+RSt«rt CcKmpilati on and SimulationCtrl+Shi ft+K .£巨jn包rwl讓 FiiTLUticijn虹 Eimulsaiti 由m XT型tliqtStart SifflulatiraCtrl+ISimulati on Debus仿真菜單項與按鈕圖3-35仿

28、真結(jié)果21 .配置引腳。仿真完成后，確認功能正確后，可以進行分配引腳的操作。根據(jù)所提供的DE2-70用戶指導手冊，將計數(shù)器的q輸出配置到DE2-70開發(fā)板的4 個綠LED文檔來自于網(wǎng)絡搜索猶律怎SW0（參文檔來自于LEDGREDG0overflow 接 LEDG4 ,_rst_n 接 KEY0 , clkX 4一圖3-36 分配引腳圖注意：clock相關(guān)：DE2_70開發(fā)板沒有辦法直接輸出低頻方波，使用開關(guān)手動控制22,完成引腳分配后，全編譯文件。點擊菜單項Processing->start compilation、點擊圖文檔來自于網(wǎng)絡搜索第37頁共208頁編譯結(jié)果如圖圖 3-37 執(zhí)行

29、 start compilation3-38所示。圖3-38全編譯結(jié)果顯示23.時序仿真。其主要用途是查看實際設計的電路運行時是否滿足延時要求，時序仿真考慮了電路實際運行的延時等因素。單擊菜單中 Assignment->Settings ,選中 Simulator Settings 選項卡，在 Simulation mode文檔來自于網(wǎng)絡搜索中選擇Timing, Simulation input選擇剛才建立的波形文件，完成后點擊OK ,如圖3-39。文檔來自于網(wǎng)絡搜索Sett lues Count cr100KGeneralFiesLbaii的 口耽 ins- I Operatrg Se

30、lhngs -and CondilioniVotageT empeialure- 4- Compialioin Process Setthgs ，EDA TodSelhnggDesign EnlryZSynlhe 如SimuldtoriTimingFormal Verilic； al ionPhysical Sjrtheag R。0dLe2- Anal$is & Syrthew SeithgsVHDL InpulVeribgHDLIrtdt Hadt ParamBtarsSjjmlhcsii NeHi 0 piiniiz-otbns .-Filer SettingsPhysical S

31、yrKhesi, piimizations - Imngnash beltingsTiniEQuesl Tinging Ana fl Clsssic I FTihg Anafcpzer Setfinjp A$gfnblefDesign Asststant ignatTap II Logic naerL 口 國 An 的zer intcddGt： 包 3舟心舊SdlinsiSimulaibon VatficationSimuhiban QutpUt Fles P weiPla Power Analza Seihngs圖3-39仿真模式設置對話框(時序仿真)特別注意：圖3-31和圖3-39區(qū)別了功

32、能仿真和時序仿真。如果是 8.0版，在左側(cè)帶問號的Quartus II Simulator (Timing)處右擊 start,啟用時序仿文檔來自于網(wǎng)絡搜索真，如圖3-40A.I GK3口 o* : |Fu11 Design- Fitter (Mace & Route) AMMWMtLwr (Gnerite pror&rimirLg file，A Classi c lining JmalysisA EDA Ketlist WriterProgram Devi ce Fr ogrmmer)臼3 Ver i fy De打珈一"-二 g SinulDesi gn!u 就 t

33、uw II如果是k EDA ML Simiz :由_.一 a EDA Gat ©-LevStartJU圖3-40A啟用時序仿真7.2版，由于沒有 Tasks窗口，需要在 Processing->Start菜單按照 AE 的步驟文檔來自于網(wǎng)絡搜索圖3-40B時序仿真的后五步操作圖解仿真結(jié)果如圖3-41圖3-41仿真結(jié)果圖玲 Masler Tme Bar 17.525 ns * | Painter G1.-49 ns Inflarvai:13.97ns StartEnd:圖3-42時序仿真波形24 .將設計下載在FPGA中。完成設計后就可以下載到板上實際運行，點擊菜單項Tools-

34、>Programmer或點擊圖標 儂*打開程序下載環(huán)境。點擊start開始下載。（參考實驗一）文檔來自于網(wǎng)絡搜索25 .手工撥動SW0,測試實驗結(jié)果。3.3邏輯分析儀SignalTap II的使用26.首先將手工開關(guān)時鐘換回50Mhz的時鐘，否則由于時鐘過于低速，SignalTap II抓取不到波形。方法是在引腳配置中將iclk指定AD15,之后全編譯工程，并且下載運行！可以看到綠燈有 5個在亮，最左邊的暗一點，如圖 3-43A所示。否則，很可能是引腳分配出錯，如圖 3-43B中出現(xiàn)了 Y27設成了 V27的錯誤。圖3-43A 5個燈都亮，正確。圖3-43B只有4個燈亮，錯誤。27.新建

35、 SignalTap II文件。點擊菜單項 File->SignalTap II Logic Analyzer File文檔來自于網(wǎng)絡搜索SOPC Bolder Sy燦函圖二 Design FlesAJHDL FileBlock Diagpam/Schematic FileEDIF FilsState Machine AleSy就唧Veticg HDL FieTel Script AleVerXog HOL FileVHDL File回 Merftory F也專Hexadecimal |lntel-FoimatFileMenwy Im閭iwMQn File-Verifcdtion/Dti

36、bugging Fiesln-S$iem Sources srnd Piobes FileLogic Analyzer Interface FieSignMT ap H Logic 陽聞ywer FileVector Wavefonn File«- Othei FitesAHDL Include FileBlobk Symbol FieChain Description File界岑 Desiyi 山淳 FieText FileOK Cancel圖3-44新建邏輯分析儀文件圖3-45邏輯分析儀文件由于窗口界面面積較小，可以通過文件左上角的|目按鈕將文件子窗口與主窗口分離。28 .選擇硬件，首先連接號DE2-70,然后在文件右上的Hardware下拉菜單中選擇文檔來自于網(wǎng)絡USB-Blaster,選好后應能自動識別出Device是EP2c70。選擇后的情況如圖3-46所示。搜索J TAG Chain Corhguration: JTAG readyHardware:USB BIaer USBOjDevice:1： EP2C70 (OhOSOBBODD)Scan Chain>> SOF Manager圖3-46選擇硬件環(huán)境29 .選擇邏輯分析儀時鐘，本實驗中就以計數(shù)器時鐘作為邏輯分析儀時鐘。確認左下角的標簽頁是 setup