VHDL實(shí)驗(yàn)報(bào)告

1、vhdl實(shí)驗(yàn)報(bào)告 專用集成電路實(shí)驗(yàn)報(bào)告 1305 01 1305 242 7 7 劉德文 實(shí)驗(yàn)一 開發(fā)平臺(tái)軟件安裝與認(rèn)知實(shí)驗(yàn) 實(shí)驗(yàn)內(nèi)容 1 1 、 本實(shí)驗(yàn)以三線八線譯碼器 (l 741 ) ) 為例, ,在 在 xilinx i e 9 、2 2 軟件平臺(tái)上完成設(shè)計(jì)電路得 l vhdl 文本輸入、語法檢查、編譯、仿真、管腳分配與編程下載等操作。下載芯片選擇 xil n n 公司得 coo unn r i i 系列 xc2 25 - - p p 8 208 作為目標(biāo)仿真芯片、 、 用中所設(shè)計(jì)得得三線八線譯碼器 (ls 4 4 38) 生成一個(gè) ls7 8 138 元件, ,在 在 x x lin

2、x i e 。2 2 軟件原理圖設(shè)計(jì)平臺(tái)上完成 8 ls74138 元件得調(diào)用, , 用原理圖得方法設(shè)計(jì)三線八線譯碼器 (ls74138), 實(shí)現(xiàn)編譯, , 仿真, , 管腳分配與編程下載等操作。 源程序: libr iee; use iee。td_logic_1164.al; use iee。std_logc_ith。al; us ee。t_lgc_unsined、al; unment the follwg lines to use the dcartions tt e - rvid fr inttiatin xilnx primtv ponnts、 brry uniim; us unisi

3、m.vponents。all; enty l74138 is prt ( g1 : in tdlogi; g2 : n std_lo; np : in sd_lovtr(2 wto 0); y : out st_lgc_vector( dont 0); end s74138; arceture beavira of ls7413 s bgin process(1,g2,inp) bgn if(g1 an 2)=1) ten i pni esac hen '00=y00000; ;'100000y='1 n wen '010y'00010' ;00

4、0100'y='0' neh ;'00010'y=0 eh ;'0000000'y='01 nehw when 10'y=000000; ;000001=y=111 nehw ;=srehto nehw ed ce; ls ;=y end if; nd roes; en bhavir; 波形文件: : 生成元器件及連接電路 思考: : 有程序可以瞧出, 定義了三個(gè)輸入端, 一個(gè)輸出端、g1,g2 為使能輸入端, 當(dāng)全為一時(shí), 開始執(zhí)行寬度為三得輸入n , 并聽過程序?qū)崿F(xiàn)三八譯碼器得功能、通過實(shí)驗(yàn), 分別用了原理圖與hdl

5、語言兩種方式進(jìn)行調(diào)試。兩種方法各有優(yōu)缺點(diǎn)。對(duì)于原理圖而言, 可以清晰直觀得瞧出電路各部分得構(gòu)造, 但卻只能在原有得基礎(chǔ)上進(jìn)行鏈接而無法隨意修改元器件功能; hd語言則可以按照實(shí)際得需求進(jìn)行編寫程序, 從而可以實(shí)現(xiàn)開發(fā)者想要實(shí)現(xiàn)得功能。 實(shí)驗(yàn)二 組合邏輯電路得 l vhdl 語言實(shí)現(xiàn) 實(shí)驗(yàn)內(nèi)容: 1.用 用 v v l dl 語言實(shí)現(xiàn)優(yōu)先編碼器得設(shè)計(jì)并實(shí)現(xiàn)功能仿真 2. 用h h l l 語言實(shí)現(xiàn)四選一選擇器得設(shè)計(jì)并實(shí)現(xiàn)功能仿真。 1 、優(yōu)先編碼器源程序 library ieee; e iee。sd_lgc_1164。ll; eity rioriecod s pt (iput:i st_logi

6、c_ecor (7 dono 0); :ot st_logic_vetor (2 downto 0); en poriyecoer; chiectur tl o porityencder is begin proces (iu) ben i(ipu(0)=") he y=111; esi(nut(1)=0") then =10; elif(nput()=0") hen y='101' esif(inut(3)=") then y=1' elif(nput()=") thn =011; lsif(nput(5)=0) th

7、en y='010; elsif(nt()=) en y='00' else y00; e f; end ocess; ed rtl; 波形圖 原理圖: 2. 四選一選擇器源程序: iray iee; use ie.s_logi_164、al; entty mux4 is ort (ipt:n td_lic_vector (3 downto ); a,b:n st_lic; :ut std_loic); d mux4; architectur r1 of mu4 is sign se1:d_logic_vecto (1 wnto 0); en s=b; rcs (inp

8、ut,se1) ein if(se1=0')thn y=npt(0); elsif(s='0')ten y=input(1); esif(se1=10)en =iut(2); lse nut(3); nd f; d proces; en rt1; 波形圖 原理圖 思考: 1. 優(yōu)先編碼器: 通過程序定義了一個(gè)八位得輸入端與一個(gè)三位得輸入端。首先就是通過八位得 輸入端得最低 位開始判斷,是 如果就是 0, 則輸出為:111;是 如果就是 1, 則判斷第 二位, 以此類推, 直到最后一位, 如果都不滿足, 則輸出:00 。 2 、四選一選擇器: 一共有三個(gè)輸入, 其中一個(gè)就

9、是寬度為四得可供選擇得輸入端, 將一個(gè)四位給 寬度得二進(jìn)制碼賦值給 input 端, 通過 a 與 與 b 得輸入選擇n t 得輸出。如b 為 為 00 時(shí),則輸出為:inpu (0), 以此類推、 實(shí)驗(yàn)三 時(shí)序邏輯電路得 l vhdl 語言實(shí)驗(yàn) 實(shí)驗(yàn)內(nèi)容:( 選 1) （一） 、 設(shè)計(jì)一個(gè) 0 60 進(jìn)制得計(jì)數(shù)器 （二） 設(shè)計(jì)一帶使能得同步復(fù)位清零得遞增 8 8 位二進(jìn)制計(jì)數(shù)器 （三） 設(shè)計(jì) 一帶使能得異步清零復(fù)位得遞增 8 8 位二進(jìn)制計(jì)數(shù)器 六十進(jìn)制( 異步清零) 源程序: libar iee; se eee。st_lgc_1164。al; use eee、stoic_ungnd.all

10、; eity counte is port(cl,clear,eable:in td_logic; -ld: std_oic; -d:in st_lic_vecr(7 downto 0); :out stlgic_vector(7 dwno 0); n younter; arcctre a_ycounter of youner i egi rocess (clk) variabl cnt :st_locvector(7 downto 0); bg if (c"evnt and clk = "1) then if(clear "") the nt := &

11、#39;0000; else f(ld = 0) the cnt := d; els if(enabe = 1) hen ct : t + 00000001; f(ct'0011100)thn cn := 0000000; end if; end i; end if; end f; end if; qk = cnt; end res; ed a_ycunr; 波形圖: 六十進(jìn)制( 同步置數(shù)) 源程序: lrary ee; ue ie。std_logi_1164.all; us ieee.d_logic_usigned、al; entiy cont is pr(ck,clar,ena:n

12、 std_logic; l:i std_logi; d:n td_logi_vecor(7 dwto 0); k:out st_loc_vetor(7 downto 0); en ycunter; archtecture aycour of ycnter s begn proces (clk) varble cnt :std_logic_ecor( dwnto ); bgin if (lkeent ad ck = ") hen if(cear = 0) ten cnt := '00000; else if(d = ) the ct := ; else i(nale = &qu

13、ot;1) then cnt := cnt '000001' if(cnt='001101')hen ld :=1; nd if; d f; end ; en ; nd if; k = ct; en pocess; nd a_ycouter; 波形圖: 思考: 六十進(jìn)制計(jì)數(shù)器得實(shí)現(xiàn),1) 異步清零程序得實(shí)現(xiàn): 通過判斷最后一個(gè)狀態(tài), 因?yàn)樵撚?jì)數(shù)器位六十進(jìn)制, 所以最后一個(gè)狀態(tài)為 5 , 用二進(jìn)制碼表示為:0 111011' ', 即當(dāng)計(jì)數(shù)器得狀態(tài)為六十,即0 11 100 狀態(tài)時(shí), 計(jì)數(shù)器清零, 輸出000 00 。) 同步置數(shù)程序得實(shí)現(xiàn): 當(dāng)計(jì)

14、數(shù)器達(dá)到狀 態(tài), 當(dāng)計(jì)數(shù)器達(dá)到狀態(tài)'0111011 時(shí),ld 被賦值為, 執(zhí)行置數(shù)功能, 將得值賦值給 y, 計(jì)數(shù)器從零開始計(jì)數(shù)、 實(shí)驗(yàn)四 v v l l 層次化設(shè)計(jì)方法實(shí)驗(yàn) 實(shí)驗(yàn)內(nèi)容: 設(shè)計(jì)一個(gè) 8 8 位移位寄存器。各個(gè) d d 觸發(fā)器模塊采用 v v l dl 語言編寫, , 分別用原理圖、hd 語言元件例化語句與生成語句得方法實(shí)現(xiàn) 8 8 位移位寄存器得設(shè)計(jì)。 d 觸發(fā)器源程序: liary ieee; se eee、d_lgic_116。al; use ee。sd_loic_arith、; se ieee、sd_loc_unsgned、ll; - unen the follo

15、wing lies t the decaaions tht are provided or nstatating xilix riitiv ponen、 -librar uisim; use uisim.vmpont。al; nity ch is port ( clk : in td_lgic; : n stdlgi; q : out stdlogic; cear : in st_logc; q : u sd_logi); e dcu; arcitecte beh f cu is ;o_ts:1q langis begin )1q,klc,raelc( sp nigb if clear=&qu

16、ot;0 hn 10; elsif kevet and clk=1 ;d1q eht en if; ;ssecorp dne q=q; ;1 tnn ;eb dne波形圖: d 觸發(fā)器: 八位移位寄存器: 八位移位寄存器原理圖: 元件例化: ibary ie; se ieee.tdlogc_1164。al; s e.s_logc_arith、all; use ieee、std_ogic_uniged.al; - uncoment te ollowin lins to se the declations tat are - provided for intntiatng xlin rmiive

17、cmont. lbay uisim; -u nisim.vponts。all; nity shift_reg_8_co i pt ( ,l,rst : in std_loic; : ot td_loic); end shift_reg_8_om; architecture beh of hift_rg_ is 1ffd tnnot ( d,clk,rst : i std_loc; q: out std_logi); end ponen; signal q:std_logi_vecto(downto0); begi (0)=a; d0:dff1 o mp(q(0),c,rst,q(1); :df

18、f1 prt map(q(1),clk,rst,q(2); d2:dff1 port mp(q(),clk,st,q(3); d3:dff port ma(3),ck,rt,(4); 4:df1 port mp(q(),k,rt,q(5); d5:dff1 pot ap(),k,rst,q(6); d6:dff1 por ap(6),lk,rt,(); d7:df1 ort m(q(7),c,t,q(8); b=(4); end sr; 生成語句: libra eee; use eee。tdlogc_1164.all; u iee.stlogc_arit.ll; use iee.d_ogic_usnd。all; unmet te following ines to se dcrations that a - rovid o