實用ESD防護(hù)設(shè)計方法

1、 實用ESD防護(hù)設(shè)計方法陸健 趙健 徐佰新無錫華潤矽科微電子有限公司論文摘要：本文就芯片設(shè)計中I/O口靜電放電(Electrostatic Discharge, ESD)保護(hù)器件設(shè)計方法，在某一ESD失效模式下端口間ESD防護(hù)解決辦法，及某些特殊內(nèi)部結(jié)構(gòu)制約整個電路ESD水平的解決辦法；并介紹了一些新的射頻電路ESD保護(hù)結(jié)構(gòu),對如何提高芯片整體ESD性能作了一定的實際研究與總結(jié), 在整體把握電路的ESD水平上給出一點啟示。1.引言靜電在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時間里釋放，瞬間功率高達(dá)幾百千瓦，放電能量可達(dá)毫焦耳，對芯片的摧毀

2、強度極大。所以芯片設(shè)計中靜電保護(hù)模塊的設(shè)計直接關(guān)系到芯片的功能穩(wěn)定性，極為重要。芯片的抗ESD能力是可靠性方面的一個非常重要的因素，電路的整體ESD能力有時往往是客戶接受產(chǎn)品的一個非常重要的門坎，對于版圖設(shè)計人員來說，如何整體把握電路ESD能力已是迫在眉睫，而非單單某些PIN的ESD能力提高。一直以來，人們對電路的ESD保護(hù)都重點放在了I/O口處的ESD保護(hù)結(jié)構(gòu)上，不遺余力的對其進(jìn)行優(yōu)化改進(jìn)。這種優(yōu)化措施對有的電路的ESD保護(hù)有很大幫助，但是對有的電路卻沒什么效果。針對這些優(yōu)化ESD保護(hù)結(jié)構(gòu)后仍舊沒有改進(jìn)的電路，我們進(jìn)行了深入分析和大量討論，發(fā)現(xiàn)電路的ESD特性不僅與電路中的ESD保護(hù)結(jié)構(gòu)有關(guān)

3、，還與電路內(nèi)部結(jié)構(gòu)有很大的關(guān)系。ESD防護(hù)電路的安排必須全方位地考慮到ESD測試的各種組合，因為一顆IC的ESD 失效是看整顆IC所有腳中，在各種測試模式下，最低之ESD耐壓值為該顆IC的ESD值。射頻電路的頻率一般工作在低頻段（30K300K），中高頻（3M30M），高頻（400M以上），在低頻和中高頻的ESD保護(hù)可以沿用一般的保護(hù)結(jié)構(gòu)，但當(dāng)電路工作在高頻端時由于靜電放電保護(hù)電路所造成的寄生效應(yīng)，通常會造成射頻電路的功率增益衰減，并且會增加噪聲，在GHz頻段的損害會更嚴(yán)重。因此，工作在高頻的射頻電路對ESD保護(hù)提出了新的要求：低寄生電容，固定的輸入電容(波動不超過1)，不受襯底耦合噪聲影響以

4、及比較高的抗ESD電壓。2.正文2.1對于版圖設(shè)計人員來說，整體把握電路ESD能力是一個漸近的過程。其必須以理論為依據(jù)，通過實際ESD測試為結(jié)論，通過IC缺陷分析儀找到失效點，再以理論為依據(jù)進(jìn)行改進(jìn)，通過實際測試驗證的過程。以下結(jié)合兩個電路的實際案例改進(jìn)過程;分別對電路可靠性方面ESD設(shè)計思想從I/O防護(hù)、內(nèi)部電路特殊結(jié)構(gòu)、及射頻電路ESD設(shè)計特點作為闡述。 CS7732是帶十四位模數(shù)轉(zhuǎn)換電路的微控制器,采用的工藝為CSMC 0.5um DPTM工藝。CS7732Y為CS7732的移線產(chǎn)品，采用TSMC 0.35um DPTM工藝。CS7732為多電源供電芯片，除了VDD,GND兩個PIN外，

5、還包括模擬電源VDDA和模擬地AGND，倍壓電路所用的正電壓VDDP和VSSP，及倍壓電路輸出VGG.其整個電路的耐壓為： 通過對電路失效點分析，尋找失效原因。對電路內(nèi)的失效端口CA,CB口分析：從EMI分析看，電路損壞處在芯片內(nèi)部，而本身的I/O薄柵管保護(hù)結(jié)構(gòu)沒有損壞。實際的保護(hù)結(jié)構(gòu)如下圖2.1：圖2.1考慮到電路的壓點通過鋁線直接與內(nèi)部相連，CA,CB PIN對VSSP打擊時電路易在接內(nèi)部電路NMOS管漏端最靠近CB PIN處損傷。大部分ESD能量在口上沒有被泄放掉直接串入內(nèi)部電路。根據(jù)實際版圖情況后作了修改。在CA,CB PIN口 ，由原來直接通過鋁線到內(nèi)部電路NMOS管漏端的，現(xiàn)通過一

6、有源區(qū)電阻再到NMOS管漏端,目的為了使大部份ESD 能量能在口上經(jīng)寄生二極管泄放。為增加NMOS管寄生二極管的接觸性，相應(yīng)增加了兩排孔。修改后版圖圖形如下圖2.2： 加入一段有源區(qū)電阻,增加了兩排孔 圖2.2CA,CB等模擬引腳只有單NMOS管保護(hù)，其ESD耐壓維持在1.1KV附近，考慮到CA,CB 對VSSP失效主要為NS模式，所以在分版CS7732Y時在CA,CB兩腳增加了兩個對VSSP的N型DIO，在線路上分析增加二極管對電路功能沒有影響。修改后的圖形圖2.3：VSSPCACBN型DION型DIO圖2.3另外在電路內(nèi)部的整體保護(hù)ESD結(jié)構(gòu)為對于每個指狀寄生二極管在版圖上環(huán)境不一樣，以至

7、寄生的反向二極管局部承受的能量有差異。體現(xiàn)在柵上孔的排列，外SUB環(huán)上的孔排列。鑒于電路中其它保護(hù)單元結(jié)構(gòu)與之相同，現(xiàn)全部對該保護(hù)結(jié)構(gòu)更改。更改后的保護(hù)結(jié)構(gòu)單元每個薄柵管孔的均勻性，襯底接觸性一致，使ESD能量在每個泄放通路均勻流過。通過以上修改：實際CS7732Y在CSMC 0.35um mixed signal 工藝平臺上整體ESD水平從原來CS7732的<500V，提升到3200V.2.2 我們知道電路耐ESD水平是針對整個芯片的耐壓程度來衡量的，其不僅僅只針對I/O區(qū)域的保護(hù)器件。一直以來，對電路的ESD保護(hù)都重點放在了I/O口處的ESD保護(hù)結(jié)構(gòu)上，不遺余力的對其進(jìn)行優(yōu)化改進(jìn)。這

8、種優(yōu)化措施對有的電路的ESD保護(hù)有很大幫助，但是對有的電路卻沒什么效果。針對這些優(yōu)化ESD保護(hù)結(jié)構(gòu)后仍舊沒有改進(jìn)的電路，我們進(jìn)行了深入分析,發(fā)現(xiàn)電路的ESD特性不僅與電路中的ESD保護(hù)結(jié)構(gòu)有關(guān)，還與電路內(nèi)部結(jié)構(gòu)有很大的關(guān)系。 下面就我們設(shè)計的一款計算器電路CS6057作為一個實際案例分析。 計算器電路6057的ESD保護(hù)電路，采用的是通用的RC保護(hù)結(jié)構(gòu)，如圖2.4所示：圖2.4 電路中采用的ESD保護(hù)結(jié)構(gòu)我們曾經(jīng)多次優(yōu)化它的ESD保護(hù)結(jié)構(gòu)，比如調(diào)整電阻、電容，以及后一級NMOS管的寬長比，還有一些其它細(xì)節(jié)，但是都沒有太大改善，它的ESD特性一直不是很好。對VDD的負(fù)電壓總是不能通過1KV。 下

9、面是它的ESD測試結(jié)果：測試模式：HBM靜電耐量: ±800V測試序列數(shù)量通過電壓ALL TO VDD+3+2000VALL TO VDD-3-800VALL TO GND+3+2000VALL TO GND-3-2000VIO TO IO+3+2000VIO TO IO-3-2000V2.2 盲目的只對ESD保護(hù)結(jié)構(gòu)進(jìn)行優(yōu)化似乎沒有什么效果。于是我們通過ESD失效分析，將分析的目標(biāo)轉(zhuǎn)移到了電路內(nèi)部。通過照片定位分析，發(fā)現(xiàn)如下圖（圖2.5）中標(biāo)注的NMOS管處容易失效。 圖2.5 電路失效分析的照片定位圖具體電路結(jié)構(gòu)如下圖2.6所示： 圖2.6 失效處對應(yīng)的邏輯結(jié)構(gòu) 經(jīng)過分析，我們發(fā)

10、現(xiàn)失效的管子就是兩個傳輸門中漏端接VDD的N1管。這是一個寬長比為5/0.5的普通NMOS管，這種結(jié)構(gòu)如果只從邏輯結(jié)構(gòu)上分析是看不出什么問題的，但是在版圖上處理不當(dāng)?shù)脑捑秃苋菀自斐蒃SD擊穿。再在這個電路中仔細(xì)查找了一番，發(fā)現(xiàn)類似的結(jié)構(gòu)還有很多，比如一些用NCODE注入來實現(xiàn)的OPTION，還有一些斯密特觸發(fā)器等等。邏輯結(jié)構(gòu)如下圖（圖2.7）所示：圖2.7 斯密特觸發(fā)器結(jié)構(gòu)經(jīng)過分析，我們認(rèn)為這種結(jié)構(gòu)中的P3管和N3管都有可能是ESD的瓶頸所在，它在電源與地間受到ESD干擾時拿N管為例，一個N管的源端接VDD,而附近的一個N管源端接GND,其這兩個相鄰的管子寄生的電源地間NPN三極管被觸發(fā)打開，

11、造成該點處被燒毀。要想改良電路的ESD特性，就必須優(yōu)化這些不合理的地方。由此，我們制定出新的優(yōu)化方案：電路中的NMOS管的漏端不能直接接電源，PMOS管的漏端不能直接接地。電路中所有的這種結(jié)構(gòu)都要在不改變電路功能和性能的前提下加以優(yōu)化。方案制定好以后，我們對電路進(jìn)行了仔細(xì)梳理，逐個分析電路中的不合理結(jié)構(gòu)。能與電源直接斷開的就堅決斷開，實在不能與電源斷開的就串一個小電阻，相對來說隔離一下。內(nèi)部電路優(yōu)化完成以后，為了與以前的優(yōu)化方案形成對比，我們對I/O口部分未作任何改動。改良后的電路經(jīng)過ESD測試，所有的管腳的ESD特性均超過2KV。這說明我們對該電路的改進(jìn)方案是正確的。從而也說明了電路的內(nèi)部結(jié)

12、構(gòu)對整個電路的ESD特性也有很大的影響，作為版圖設(shè)計時必須注意內(nèi)部電路結(jié)構(gòu)的特殊性。2.3 射頻電路的ESD防護(hù)射頻電路的頻率一般工作在低頻段（30K300K），中高頻（3M30M），高頻（400M以上），在低頻和中高頻的ESD保護(hù)可以沿用一般的保護(hù)結(jié)構(gòu)，但當(dāng)電路工作在高頻端時由于靜電放電保護(hù)電路所造成的寄生效應(yīng)，通常會造成射頻電路的功率增益衰減，并且會增加噪聲，在GHz頻段的損害會更嚴(yán)重。因此，工作在高頻的射頻電路對ESD保護(hù)提出了新的要求：低寄生電容，固定的輸入電容(波動不超過1)，不受襯底耦合噪聲影響以及比較高的抗ESD電壓。 通常的ESD采用柵極接地或接電源的MOS管保護(hù)，此類器件通常

13、以大尺寸實現(xiàn)，漏端通常都留有足夠的靜電放電距離。例如HHNEC 0.35um要求PMOS達(dá)到396/0.78,NMOS管達(dá)到200.4/0.81,而且是以多指結(jié)構(gòu)并聯(lián)。這樣大尺寸的保護(hù)結(jié)構(gòu)的源漏對襯底和柵極對地寄生電容比較大，同時還會產(chǎn)生柵對源漏的交疊電容，會額外增加輸入端的電容。如圖2.8 圖2.8輸入端的保護(hù)電路將會等效為圖2.9 圖 2.9上圖中，以HHNEC CZ6H工藝為例，PAD上鋁是108×108um，產(chǎn)生的寄生電容在0.3PF以上，加上兩個保護(hù)管的寄生電容，射頻輸入端相當(dāng)于在電源和地之間分別兩個達(dá)到PF級的旁路電容，因而會對輸入信號造成嚴(yán)重衰減。2.3.1可控硅ESD

14、保護(hù)結(jié)構(gòu)（SCR）在NWELL內(nèi)P+摻雜實現(xiàn)陽極的可控硅整流器（SCR），與在P型襯底上N摻雜的NMOS管相比有較小的寄生電阻，可以用在射頻電路ESD防護(hù)中。SCR在觸發(fā)前后電阻變化很大，可以承載較大的ESD電流。但是SCR的觸發(fā)電壓比較高，一般在30伏以上，因此必須克服較高的觸發(fā)電壓和較慢的導(dǎo)通速度之間的矛盾，用以保護(hù)在射頻工藝下較薄的柵極氧化層。下圖2.10是SCR的剖面示意圖 圖2.102.3.2減小PAD寄生效應(yīng)為了使射頻輸入端寄生電容不超過1000FF，通常在保護(hù)結(jié)構(gòu)中采用二極管結(jié)構(gòu)代替柵接地NMOS結(jié)構(gòu)（salicide工藝），配以有效的電源間靜電放電鉗制電路，同時注意減小PAD的

15、寄生效應(yīng)。對于PAD設(shè)計應(yīng)該在保證邦定有效的情況下盡量做小面積。如圖2.11 圖2.11 在多層金屬連線的工藝中，PAD上覆蓋鋁應(yīng)選擇TOP METAL，這樣能增加到襯底的介質(zhì)層厚度，減少寄生效應(yīng)。單是只覆蓋一層鋁會造成封裝失效高，因此在TOP METAL下應(yīng)覆蓋小塊狀的LOWER METAL 。如圖2.12 圖2.12在PAD下面的Nwell和P Diffsion, P Diffsion和襯底之間形成Cp和Cn兩個截面電容，Cp和Cn以及Cm之間的串連接法，可以明顯的降低PAD的寄生效應(yīng)。2.3.3 串連多晶硅二極管 隨著頻率的進(jìn)一步上升至GHz以上，二極管尺寸的寄生影響對RF信號也將明顯，

16、增益下降，噪聲指數(shù)上升，而ESD保護(hù)要求必須保證一定的二極管尺寸，因此解決這種矛盾的一種寄生效應(yīng)小的二極管出現(xiàn)了。利用淺溝槽隔離（STI）的polysilicon diode，STI技術(shù)保證了將二極管同襯底隔離開，極大的降低了寄生效應(yīng)，同時polysilicon二極管的電位和襯底無關(guān)，因此可以將多個二極管串連使用代替Dn和Dp，進(jìn)一步減小寄生電容。N個二極管串連的寄生電容是單個相 同二極管時的1/N倍。如圖2.13 圖2.13 如上圖所示，通過金屬硅化物自對準(zhǔn)技術(shù)對多晶硅進(jìn)行P和N的雜質(zhì)分布，形成二極管的陰極和陽極，P+和N之間不注入，兩個極分別用polycide連出。Polycide是在po

17、ly表面分布高導(dǎo)電率的金屬硅化物，一般是硅化鎢或硅化鈦，用以降低poly電阻。polysilicon二極管在降低寄生電容的同時也將襯底噪聲隔離，符合RF器件的要求。2.3.4利用阻抗隔絕ESD保護(hù)電路 在2GHz以上頻段時，即使使用有限尺寸的polysilicon二極管，仍然有寄生電容的存在，而此時要求寄生電容的最大規(guī)格不得大于200ff，在此要求下要實現(xiàn)高的ESD保護(hù)電壓已經(jīng)很困難了，因此出現(xiàn)了一種電感電容網(wǎng)絡(luò)的阻抗隔絕技術(shù)已經(jīng)被應(yīng)用在了射頻電路ESD保護(hù)電路中。在下面的RF ESD保護(hù)電路中，PAD到兩個二極管Dp1和Dn1之間分別加入由電感L和電容C并聯(lián)組成的LC網(wǎng)絡(luò)，當(dāng)其共振頻率和RF 電路工作頻率一致時，將會產(chǎn)生非常大的阻抗，隔絕二極管產(chǎn)生的寄生電容。如下示意圖2.14 圖2.14此設(shè)計將使得RF電路對ESD保護(hù)器件的寄生效應(yīng)要求放寬，從而提高電路ESD能力。但是，由于電感是依靠寄生得來的,很難給出一個精確的模型,要得到高穩(wěn)定性精確電感值比較困難，因此需要專門針對RF電路開發(fā)的工藝線才能實現(xiàn)。X.結(jié)束語以上通過幾個電路的ESD改進(jìn)過程作為案例分析，從發(fā)現(xiàn)問題，分析問題，再加上理論判斷后經(jīng)實測驗證不斷改善的過程。通過