EDA課程設計--1616字符發(fā)生器

1、EDA課程設計 -16X16字符發(fā)生器學 院 : 阜陽師范學院專 業(yè) : 電子信息科學與技術(shù)班 級 :08級電子一班 時間：2021年12月1日一設計任務及要求1.設計任務:利用實驗箱上16X16點陣,設計字符發(fā)生器,可以循環(huán)顯 示預置字符:同心協(xié)力。 2.設計要求:(1)利用VHDL編寫字符掃描驅(qū)動電路; (2)設計一個可以自動循環(huán)顯示4個字符的電路； 3編寫預置字符的rom程序生成模塊接入電路。 行選線產(chǎn)生信號發(fā)光二極管顯示屏列選線產(chǎn)生電路EPROM存儲器地址計數(shù)器時鐘脈沖源設計思路：此電路由八進制計數(shù)器，ROM和ADDRESS1這三局部構(gòu)成。ADDRESS1的作用是在時鐘clk的作用下將

2、從rom中讀出的信號對應正確的寫在16×16的點陣上。Reset是復位端，起復位作用。輸出addr4.1選中16X16LED點陣的對應列，隨著addr4.1值得增加，從左往右依次選中點陣的各列addr0那么決定輸出是在高位還是在低位。FLEX10的lout0-7和hout0-7分別與LED點陣的低八位L0-7和高八位L8-15相連。八進制計數(shù)器是在addr7.0輸出0-3的循環(huán)計數(shù)，由此輸出與ADDRESS1的輸出addr4.0共同作為rom的輸入地址，以此決定q7.0的輸出即ADDRESS1的DIN7.0的輸入，此八進制計數(shù)器是由74LS160十進制計數(shù)器修改得來的，輸出由原來十進

3、制的0-9循環(huán)輸出變?yōu)榘诉M制的0-3循環(huán)輸出。Rom是一個用來存儲數(shù)據(jù)的具有讀寫功能的的存儲器，在此電路中的作用是存儲“同心協(xié)力四個字.在addr7.0輸入相應的地址時讀取rom中的相應的數(shù)據(jù)，然后在輸出端q7.0輸出。在時鐘脈沖的作用下，地址計數(shù)器計數(shù)，EPROM相對應的地址單元中的代碼輸出，以驅(qū)動列選通線產(chǎn)生電路。地址計數(shù)器同時又為行選通線產(chǎn)生電路。地址隨著地址計數(shù)器計數(shù)值的變化，發(fā)光二極管顯示屏逐行掃描，顯示屏上顯示出字符或圖案。各模塊功能：1) ROM是只讀存儲器存放字符的代碼， 他是字符顯示器的核心部件。2發(fā)光二極管顯示屏用來顯示字符或圖案，他是由假設干發(fā)光二極管組成的點陣式顯示屏。

4、 3) ADDRESS1的作用是在時鐘clk的作用下將從ROM256*8中讀出的信號對應正確的寫在16×16的點陣上。三 選擇器件與功能模塊1. 用來構(gòu)成輸出八進制的74LS160十進制計數(shù)器(1) .74LS160器件圖 A. B.C.D 為輸入端; LDN為置數(shù)端;ENT與ENP為使能控制端;CLRN為置零端; RCO為進位輸出端; QA.QB.QC.QD為輸出端;CLK為脈沖信號輸入端.(2). 74160內(nèi)部結(jié)構(gòu)圖3.74160功能表CPCLRN(RD非)LDN(LD非) EP ET工作狀態(tài)X0X X X置零10 X X預置數(shù)X11 0 1保持X11 X 0保持(C=0)11

5、 1 1計數(shù)2說明: CLK為時鐘輸入端口; RESET為置零端; DIN7.0為接受ROM數(shù)據(jù)信號端口; AD4.0為片選地址輸出; HOUT7.0,LOUT7.0分別為高八位斷驅(qū)動和低八位短驅(qū)動.Address1設計程序：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY address1 ISPORT( clk,reset:IN STD_LOGIC; ad :OUT STD_LOGIC_VECTOR(4 downto 0); din:in STD_LOGIC_VECTOR(7 DO

6、WNTO 0); hout,lout:out STD_LOGIC_VECTOR(7 downto 0);END address1;ARCHITECTURE a OF address1 ISBEGIN process(clk,din,reset)敏感信號 VARIABLE Q1:STD_LOGIC_VECTOR(4 DOWNTO 0);-標準邏輯變量 BEGIN IF CLK'EVENT AND CLK='1'THEN IF RESET='0'OR(Q1="11111")THEN Q1:="00000" ELSE Q

7、1:=Q1+1; END IF; END IF; CASE Q1(0)IS WHEN '0'=> LOUT<=din; HOUT<=(others=>'0'); WHEN '1'=> HOUT<=din; LOUT<=(others=>'0'); WHEN OTHERS=> null; END CASE; ad<=Q1; END PROCESS;END a;模塊功能：地址選擇器包含行選線產(chǎn)生電路和列選線產(chǎn)生電路，從ROM中選擇相應的地址輸出。Clk為掃描時鐘脈沖，控制掃描

8、速度的快慢；RESET為復位端，只有在RESET為高電平的情況下，在脈沖上升沿到來時，ad計數(shù)，其中ad4.1輸出掃描驅(qū)動信號，接入掃描片選端，依次選中LED點陣的各列，din輸入字符存儲器中每個存儲單元的數(shù)據(jù)，hout7.0控制LED點陣的高八位lout7.0 控制LED點陣的低八位，din中存儲器中調(diào)用的數(shù)據(jù)模塊分別由hout7.0或lout7.0輸出，在LED點陣中經(jīng)掃描顯示字符。仿真圖： 3.用來存儲字符的ROM256X8存儲器(1).存入ROM中的數(shù)據(jù)width=8;depth=256;address_radix=hex;data_radix=hex;content begin00:

9、00;01:00;02:fe;03:ff;04:02;05:00;06:02;07:00; -tong08:92;09:3f;0a:92;0b:10;0c:92;0d:10;0e:92;0f:10;10:92;11:10;12:92;13:10;14:92;15:10;16:da;17:3f;18:02;19:40;1a:02;1b:80;1c:ff;1d:7f;1e:02;1f:00;20:00;21:00;22:00;23:00;24:00;25:04;26:00;27:02; -xin28:c0;29:01;2a:00;2b:00;2c:f0;2d:3f;2e:01;2f:40;30:0

10、2;31:40;32:1c;33:40;34:08;35:40;36:00;37:07; 38:00;39:70;3a:80;3b:00;3c:80;3d:00;3e:00;3f:07;40:10;41:00;42:10;43:00;44:ff;45:ff;46:10;47:00; -xie 48:10;49:04;4a:80;4b:03;4c:00;4d:40;4e:10;4f:20;50:10;51:1c;52:ff;53:03;54:10;55:00;56:10;57:40; 58:10;59:80;5a:f8;5b:7f;5c:90;5d:00;5e:00;5f:03;60:10;61

11、:80;62:10;63:80;64:10;65:80;66:10;67:60; -liEnd; 2由VHDL編譯生成的ROM256X8存儲器圖 16×16掃描LED點陣的工作原理同8位掃描數(shù)碼管類似。它有16個共陰極輸出端口，每個共陰極對應有16個LED顯示燈。所以其掃描譯碼地址需4位信號線。 2864E2PROM存貯器是電可擦除/編程的只讀存貯器，容量為8k×8bit ,有13位并行地址線和8位并行數(shù)據(jù)線，而一個完整的字符所需的存貯容間為32字節(jié)即32×4bit，也就是說2864最多可連續(xù)存256個16×16點陣字形。存貯方式可事先約定好.四.總體設

12、計電路圖 1.工作情況：將74LS160十進制計數(shù)器變?yōu)榱税诉M制的計數(shù)器。在輸入clk1的作用下在輸出端輸出000-111的地址數(shù)據(jù)。八進制輸出的地址數(shù)據(jù)與ADDRESS1的輸出addr4.0共同作為了存儲器ROM的地址輸入。此輸入地址選定了存儲器中在該地址上存儲的數(shù)據(jù)。然后將數(shù)據(jù)在存儲器的輸出端q7.0輸出。存儲器的輸出作用下輸出的addr4.1決定了輸出結(jié)果在16×16的點陣上列循環(huán)掃描。而addr0那么決定著輸出在16×16的點陣上的行掃描，也即輸出時在低位lout還是在高位hout。 總體上說來就是計數(shù)器提供局部地址，而ROM是一個字符的存儲庫，ADDRESS1那么

13、是決定著要輸出的字符如何在16×16的點陣上掃描輸出. 2.模塊間的連接關系：計數(shù)器的輸出連接在 ROM259×8的地址輸入端，ROM259×8的輸出q7.0連接在 ADDRESS1的din7.0端。 ADDRESS1的輸出addr4.0又回到了ROM256×8的地址輸入端。1.時序仿真結(jié)果仿真分析:RESET接低電平;CLK1為CLK的10倍,當CLK1第一個上升沿未到來時,列選信號輸出端為"00",即點陣第一列選通,此時LED低八位L7L4為"1110"十六進制為'E',L3L0為"0000"十六進制為'0'LED高八位L15L12為"0000"十六進制為'0',L11L8為"0000"十六進制為'0'.由此可推斷模擬結(jié)果符合設計要求.2. 管腳分配圖五心得體會 通過本次課程設計我感觸很深，這是我做的第一次課程設計，從開始到結(jié)束到是在匆匆忙忙的生活中度過的，但是可以學的到很多很多的東西，同時不僅可以穩(wěn)固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這