Verilog第三講RTL概念與RTL級建模(P)

1、二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧481 RTL與綜合2 RTIB設計的基本要素和步驟3常用的RT級建模1 RTL與綜合?寄存器傳輸級(RTL， Register Transfer Level ) 指不關(guān)注寄存器和組合邏輯的細節(jié)，通過描述寄存器 到寄存器之間的邏輯功能描述電路的HD層次? RTL級是比門級更高的抽象層次，使用RTL級語言描述硬件電路一般比用門級描述電路簡單、高效得多? RTL級語言最重要的特性就是RTL級描述是可綜合的 描述?所謂綜合(Synthesize) 是指將HDL語言、原理圖 等設計輸入翻譯

2、成由與、或、非門等基本邏輯單元組 成的門級連接，并根據(jù)設計目標和要求優(yōu)化所生成的 邏輯連接，輸岀門級網(wǎng)表文件#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48河海大學常州

3、第三講RTL概念與RTL級建模3/4882 RTL級設計的基本要素和步驟?典型RTL設計的三個部分：時鐘域描述描述設計中使用的所有時鐘、時鐘之間的主從與派生關(guān)系以 及時鐘域之間的轉(zhuǎn)換時序邏輯描述(寄存器描述)根據(jù)時鐘沿的變換，描述寄存器之間的數(shù)據(jù)傳輸方式組合邏輯描述描述電平敏感信號的邏輯組合方式和邏輯功能時序邏輯、組合邏輯的連接關(guān)系和拓撲結(jié)構(gòu)決定RTL設計性能。#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧

4、48河海大學常州驅(qū)需講RTL概念與 RTL級建模 55/4832 RTL級設計的基本要素和步驟?典型RTL設計的三個部分：時鐘域描述描述設計中使用的所有時鐘、時鐘之間的主從與派生關(guān)系以 及時鐘域之間的轉(zhuǎn)換時序邏輯描述(寄存器描述)根據(jù)時鐘沿的變換，描述寄存器之間的數(shù)據(jù)傳輸方式組合邏輯描述描述電平敏感信號的邏輯組合方式和邏輯功能時序邏輯、組合邏輯的連接關(guān)系和拓撲結(jié)構(gòu)決定RTI設計性能。河海大學常州校區(qū)第三講 RTL概念與 RTL級建模6/ 483常用的RT!級建模?阻塞賦值、非阻塞賦值和連續(xù)賦值?寄存器電路建模?組合邏輯建模?雙向端口與三態(tài)信號建模? Mu建模?存儲器建模?簡單的時鐘分頻電路?串

5、并轉(zhuǎn)換建模?同步復位與異步復位? case語句和if語句建模?可綜合的Verilog語法子集?阻塞賦值、非阻塞賦值和連續(xù)賦值?對于時序邏輯，即always模塊的敏感表為沿敏感 信號(多為時鐘或復位的正沿或負沿)，統(tǒng)一使用非 阻塞賦值“<=”reg 3:0 cnt_out; always (posedge clock) cnt_out <= cnt_out + 1;?對于always模塊的敏感表為電平敏感信號的組合邏 輯，統(tǒng)一使用阻塞賦值“=”reg 3:0 cnt_out_plus; always (cnt_out) cnt_out_plus = cnt_out + 1;?對于as

6、sign關(guān)鍵字描述的組合邏輯(通常稱之為連續(xù) 賦值語句)，統(tǒng)一使用“=”，變量被定義為wire型信號3二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48wire 3:0 cnt_out_plus;#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48assign cnt_out_plus=cnt_out+ 1;#二=：河海大學常州校區(qū)第三講RT

7、L概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48戲乎更河海大學常州蘇第三講RTL概念與RTL級建99/483后兩種情況不采用 “cnt_out<=cnt_out + 1”，是因 為這樣會產(chǎn)生組合邏輯環(huán)。組合邏輯環(huán)是同步時序邏 輯設計中要盡量避免的設計方式，使時序路徑無法被.工具分析，不同芯片的延時不同，會造成邏輯功能不 穩(wěn)定。有些已經(jīng)完成很久的設計，在換了芯片批次 后，邏輯功能不正確，大多數(shù)都是由組合邏輯環(huán)造成 的。最簡單的例子：如

8、果一個非門的輸岀端直接反饋到輸 入端，那這個非門的輸出就會一直處于"01010101."的振蕩狀態(tài)。河海大學常州校區(qū)第三講RTL概念與RTL級建模110/48?寄存器電路建模?只有當信號被定義為reg型，且處理該信號的always 敏感表為posedge 或negedge 沿敏感時，該信號才會被實現(xiàn)為寄存器?時鐘輸入：在每個時鐘的正沿或負沿對數(shù)據(jù)進行處 理.時鐘的正沿有效還是負沿有效，是由always敏感表中的posedge 或negedge 決定的reg 3:0 cnt_out; always (posedge clock) cnt_out <= cnt_out +

9、 1;#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48河海大學常州驅(qū)第三講RTL概念與 RTL級建模 11/ 48?異步復位/置位：絕大多數(shù)目標器件的寄存器模型都 包含

10、異步復位/置位端。所謂異步復位/置位，是指無 論時鐘沿是否有效，當復位/置位信號的有效沿到達 時，復位/置位會立即發(fā)揮功能。指定異步復位/置位 時，只需在always的敏感表中加入復位/置位信號的 有效沿即可。reg 3:0 cnt_reg;always (posedge clock or negedge reset) if (! reset)cnt_reg <= 4'b0000;elsebegin河海大學常州校區(qū)第三講 RTL概念與 RTL級建模H2/48?同步復位/置位:任何寄存器都可以實現(xiàn)同步復位/置位功能。同步復位/置位時always的敏感表中僅有時 鐘沿信號，當同步復位

11、/置位信號發(fā)生變化時，同步復 位/置位并不立即發(fā)生，僅當時鐘沿采到同步復位/置 位的有效電平時，才會在時鐘沿到達時刻進行復位/置位操作。reg 3:0 cnt_reg;always (posedge clock)if (! reset) cnt_reg <= 4'b0000;elsebegin4二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48#二=：河海大學常州校區(qū)第三講RTL概念與 RTL級建模77/483河海大學常州校區(qū)第三講RTL概念與RTL級建模釧48endend#二/：=河海大學常州校區(qū)第三講;RTL

12、概念與RTL級建模13/ 48二*：=河海大學常州校區(qū)第三講j RTL概念與RTL級建模114/48?同時使用時鐘上升沿和下降沿的問題：因為數(shù)據(jù)采 樣或調(diào)整數(shù)據(jù)相位等需求。方法一：一個always的敏感表中同時使用時 鐘的posedge 和negedge ，或者在兩個always 的敏感表中分別使用時鐘的 posedge和negedge方法二：推薦的做法是：將原時鐘通過PLL/DLL倍頻，然后使用倍頻時鐘的單沿（如上 升沿）進行操作。方法一：reg 3:0 cnt_templ , cnt_ temp2;always ( posedge clk_50M or negedge rst) if (!

13、 rst)-cnt_temp1 <= 4'b0000;elsecnt_ temp1 <= cnt_temp2 + 1;always ( negedge clk_50M or negedge rst) if (! rst)cnt temp2 <= 4'b0000;elsecnt_temp2 <= cnt_temp1 + 1;assign cnt1 = (c1k_50M)? cnt_temp2:cnt_temp1;5二/：=河海大學常州校區(qū)第三講;RTL概念與RTL級建模13/ 48二*：=河海大學常州校區(qū)第三講j RTL概念與RTL級建模114/48#二/

14、：=河海大學常州校區(qū)第三講;RTL概念與RTL級建模13/ 48二*：=河海大學常州校區(qū)第三講j RTL概念與RTL級建模114/48馬靈河海大學常州應第三講j RTL概念與RWBj 15/ 48方法二：reg 3:0 cnt2;always (posedge clk_100M or negedge rst) if (! rst)cnt2 <= 4'b0000;elsecnt2 <= cnt2 + 1;#二/：=河海大學常州校區(qū)第三講;RTL概念與RTL級建模13/ 48二*：=河海大學常州校區(qū)第三講j RTL概念與RTL級建模114/48#二/：=河海大學常州校區(qū)第三講;

15、RTL概念與RTL級建模13/ 48二*：=河海大學常州校區(qū)第三講j RTL概念與RTL級建模114/48第三講RTL概念與 RTL級建模17/ 48?組合邏輯建模? always模塊的敏感表為電平敏感信號的組合邏輯 電路應用非常廣泛，幾乎任何組合邏輯電路都可 以用這種方式建模always模塊的敏感表為所有判定條件和輸入 信號在always模塊中推薦使用阻塞賦值，雖然信 號被定義為reg型，但是最終綜合實現(xiàn)的結(jié)果并 不是寄存器，而是組合邏輯河海大學常洲校區(qū)第三講RTL概念與 RTL級建模H8/48reg cs1 , cs2 , cs3 , cs4; always (CS or addr) if

16、 (CS)cs1 , cs2 , cs3 , cs4 = 4'b1111;elsebegincase (addr7:6)chip1_decode: cs1,cs2 , cs3,cs4= 4'b0111;chip2_decode: cs1,cs2 , cs3,cs4= 4'b1011;chip3_decode: cs1,cs2 , cs3,cs4= 4'b1101;chip4_decode: cs1,cs2 , cs3,cs4= 4'b1110;endcaseend6二/：=河海大學常州校區(qū)第三講;RTL概念與RTL級建模13/ 48二*：=河海大學常州校

17、區(qū)第三講j RTL概念與RTL級建模114/48#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48二河海大學常州校區(qū)第三講RTL概念與 RTL級建模19/ 48?assign等語句描述的組合邏輯電路適用于描述那些相對簡單的組合邏輯，信號一般 被定義為wire型，常用的assign結(jié)構(gòu)除了直接賦值 邏輯表達式外，還可以使用？：語句。wire csl , cs2 , cs3 , cs4;assign csl = (!CS && (addr7:6 = chip1_decode)?0:1;assig

18、n cs2 = (!CS && (addr7:6 = chip2_decode)?0:1;assign cs3 = (!CS && (addr7:6 = chip3_decode)?0:1;assign cs4 = (!CS && (addr7:6 = chip4_decode)?0:1; -?雙向端口與三態(tài)信號建模?建議僅在頂層定義雙向總線和實例化的三態(tài)信 號，禁止在除頂層以外的其他層次賦值高阻態(tài)Z”在頂層將雙向信號分為輸入信號和輸出信號兩種類型，然后根據(jù)需要分別傳遞到不同的子模塊中。#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/

19、 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48or cn t_outor sel1 or sel2 or sel3)河海大學常州第三講RTL概念與RTL級建模21/48將一個雙向總線分為輸入和輸岀兩條總線，然后分 別將其引入子模塊。inout 7:0 data_bus;wire 7:0 data_in , data_out;assign data_in = data_bus;assign data_bus = (sel)? d

20、ata_out:8'bZ;河海大學常州校區(qū)第三講RTL概念與RTL級建模22/48復雜情況下，更清晰的描述方法是使用case語句,通過case語句可以清晰地羅列出每種使能組合情況下 的輸出情況。inout 7:0 data_bus;wire 7:0 data_i n;reg 7:0 data_out;wire 7:0 decode_out;wire 7:0 cn t_out;always (decode_out begi n#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48data_out;deco

21、de_out; cn t_out; 8'b11111111; 8'bZZZZZZZZ;case (sel1 , sel2 , sel3)3'b100: data_out3'b010: data_out3'b001: data_out default: data_out endcaseendassig n data_bus#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j

22、 RTL概念與RTL級建模 26/48河海大學常州校區(qū)第三講 RTL概念與 RTL級建模 23/ 48Mu)建模?簡單的Mux用？：表達式建模，信號被定義為 wire型，使用？：表達式的判斷條件描述 Mux選擇 端的邏輯關(guān)系。wire mux_out;assign mux_out = (en) ?a : b;河海大學常洲校區(qū)第三講RTL概念與RT級建模24/48?復雜的Mux用case或嵌套的i fels建模，信號被定 義為reg型，case或i f.else勺每個條件分支均分別對 應Mux的某路選擇輸岀。reg mux_out;always (en or a or b or c or d)c

23、ase(en)2'b00: mux_out = a;2'b01: mux_out = b;2'b10: mux_out = c;2'b11: mux_out = d;endcase?存儲器建模?方法一（推薦）：通過器件商的開發(fā)平臺中內(nèi)嵌 的IP生成器?方法二：直接用Verilog語言建模存儲器。二種情 況下使用：PLD本身沒有塊RAM或分布式RAM等專用存 儲單元（CPLD）用戶非常熟悉綜合器的類推算法，并能通過綜 合器的相關(guān)約束屬性，指定所需使用的底層硬件 RAM資源方法二：Verilog語法中基本的存儲單元定義格式：reg datawidth MemoryN

24、ame addresswidth;在使用存儲單元時，不能直接引用存儲器某地址的 某比特位值。正確的操作方法是，先將存儲單元賦 值給某個寄存器，然后再對該寄存器的某位進行相 關(guān)操作。9二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#二河

25、海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48河海大學常州驅(qū)第三講;RTL概念與 RTL建模27/48例：一個簡單的8bit位寬、64位地址RAM的讀寫電 路，讀的時候，先將"RAM8X64"某地址的數(shù)據(jù)讀到 "mem_data"寄存器中，然后即可對寄存器的任意 bit位進行相關(guān)操作。reg 7:0 RAM8x64 0:63;reg 7:0 mem_data;always (posedge elk)if (WR && CS)/writeRAM8x64 a

26、ddr <= data_in 7:0;else if (WR && CS )/readmem_data <= RAM8x64 addr;河海大學常州校區(qū)/48?簡單的時鐘分頻電路?方法一（推薦）：通過器件商的開發(fā)平臺中內(nèi)嵌的IP生成器，適用于大部分內(nèi)嵌有專用 PLL/DLL模塊的PLD （特別 是FPGA）?方法二：直接用Verilog語言建模存儲器（對于低速時鐘的 分頗，使用計數(shù)器既能滿足時序要求，也比較節(jié)約器件資 源）分頻：偶數(shù)分頻十分簡單，只需用高速時鐘做二個同 步計數(shù)器，然后在相應的 bit位抽頭即可。奇數(shù)分頻電路 相對復雜一些（使用ease結(jié)構(gòu)或簡單的狀態(tài)

27、機（FSM）描 述，設計難點在于如何通過組合邏輯調(diào)整分頻時鐘的占 空比）。移相：移相的基本方法是通過高速時鐘調(diào)整相位，或 者誦過時鐘反向調(diào)整相位。#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#二河海大學常州校區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48河海大學常州校區(qū)第三講 RTL概念與 RTL級建模29/ 48例：將一個200kHz時鐘做2分頻、4分頻、8分 頻，要求分頻后的3個時鐘同相，而且與源時鐘近似 同相。reg 2:

28、 0 ent; always (posedge clk_200K or negedge rst)if (!rst) ent <= 3'b000;else ent <= ent + 1;assign elk_100K = ent0; assign elk_50K = ent1; assign elk_25K =cnt2;MB flKi ' AM'河海大學常洲校區(qū)第三講RTL概念與 RTL級建模30/48例：對源時鐘做3分頻，要求3分頻時鐘占空比為50%reg 1 :0 state;reg elkl;always (posedge elk or negedger

29、eset)if (! reset)state<=2'b00;elseease(state)2,b00:state<=2'b01;2'b01:state<=2'b11;2,b11:state<=2'b00;default:state<=2'b00;endeasealways (negedgeelk or negedgereset)if (! reset)elk1<=1 'b0;elseelk1<=state0;assign clk_out = state0 & elk1;10二河海大學常州校

30、區(qū)第三講RTL概念與 RTL級建模 25/ 48二/:二*河海大學常州校區(qū)第三講j RTL概念與RTL級建模 26/48#reg 7: 0 pal_out;?串并轉(zhuǎn)換建模?小數(shù)據(jù)量：移位寄存器?排列順序有規(guī)定：case語句判斷實現(xiàn)?復雜情況：狀態(tài)機11#9復位電路是每個數(shù)字邏輯電路中最重要的組成部分之9工作目的：第一是仿真的時候使電路進入初始狀態(tài)或 者其他預知狀態(tài)；第二是對于綜合實現(xiàn)的真實電路，通 過復位使電路進入初始狀態(tài)或者其他預知狀態(tài)。9常用的復位信號為低電平有效信號，在應用時外部引 腳接上拉電阻，這樣能增加復位電路的抗干擾性能。9復位方式大致分為兩類：同步復位和異步復位。河海大學常州校區(qū)

31、第三講RTL概念與RTL級建模14/48?同步復位電路建模指定同步復位時，always的敏感表中僅有時鐘沿 信號，僅僅當時鐘沿采到同步復位的有效電平時，才 會在時鐘沿到達時刻進行復位操作。如果目標器件或可用庫中的觸發(fā)器本身包含同步 復位端口，則在實現(xiàn)同步復位電路時可以直接調(diào)用同 步復位端。為了提高復位電路的優(yōu)先級，一般在電路描述時 使用帶有優(yōu)先級的if.else結(jié)構(gòu)，復位電路在第一個 if下描述，其他電路在else或else.if分支中描述。品rn#河海大學常州校區(qū)第三講 RTI概念與 RTL級建模 36/48優(yōu)點：9同步復位利于基于周期機制的仿真器進行仿真9使用同步復位可以設計100%的同步

32、時序電路，有利于時 序分析，其綜合結(jié)果的頻率往往較高9同步復位僅在時鐘的有效沿生效，可以有效地避免因復位電路毛刺造成的亞穩(wěn)態(tài)和錯誤缺點：9很多目標器件（如FPGA和CPLD）和ASIC庫的觸發(fā)器本身 并不包含同步復位端口，使用同步復位會增加更多邏輯資源9同步復位的最大問題在于必須保證復位信號的有效時間足 夠長，這樣才能保證所有觸發(fā)器都能有效地復位。實際上， 只有同步復位大于時鐘最大周期，加上同步信號穿過的組合 邏輯路徑延時，再加上時鐘偏斜時，才能保證同步復位可 靠、徹底。12咒=河海大學常州校區(qū)第三講；RTL概念與RTL級建模 37/ 48?異步復位電路建模指定異步復位時，只需在always的

33、敏感表中加入 復位信號的有效沿即可，當復位信號有效沿到達時， 無論時鐘沿是否有效，復位都會立即發(fā)揮其功能。大多數(shù)目標器件時口 FPGA和CPLD)和ASIC庫 的觸發(fā)器都包含異步復位端口，異步復位會被直接接 到觸發(fā)器的異步復位端口13咒=河海大學常州校區(qū)第三講；RTL概念與RTL級建模 37/ 48#咒=河海大學常州校區(qū)第三講；RTL概念與RTL級建模 37/ 48河海大學常州驅(qū)第三講j RTL概念與RTL級建39/ 481優(yōu)點：9由于多數(shù)目標器件時和ASIC庫的觸發(fā)器都包含異步復位 端口，異步復位會節(jié)約邏輯資源9異步復位設計簡單9對于大多數(shù)FPGA，都有專用的全局異步復位 /置位資源 (GS

34、R， Global Set Reset )，使用GSR資源，異步復位到達 所有寄存器的偏斜(skew)最小缺點：9異步復位的作用和釋放與時鐘沿沒有直接關(guān)系，異步復位 生效時問題并不明顯；但是當釋放異步復位時，如果異步復位 信號釋放時間和時鐘的有效沿到達時間幾乎一致，則容易造 成觸發(fā)器輸出為亞穩(wěn)態(tài)，形成邏輯錯誤9如果異步復位邏輯樹的組合邏輯產(chǎn)生了毛刺，則毛刺的有 效沿會使觸發(fā)器誤復位，造成邏輯錯誤河海大學常州校區(qū)第三転RTL概念與 RTL級建40/48推芥時復位電路設計方扎睢薦旳衣住低路諫井才托JL異步夏住同吵粹 就“這軒方式，可直有故地蛙承異步真住啟計簡單的 優(yōu)弊.異克血并步扛位的上邇鳳睫與獲略.4FPCA 敦CPLD尋町堀柱邏輯器件進計中，便厠并少夏惶.耐 步棒煮可以節(jié)妁蘇幷許潯、并獲番穗定詠畫的岌住枚 總 I#咒=河海大學常州校區(qū)第三講；RTL概念與RTL級建模 37/ 48#咒=河海大學常州校區(qū)第三講；RTL概念與RTL級建模 37/ 48end河海大學常州校區(qū)第三講 RTL概念與 RTL級建模41/ 48例：異步復位、同步釋放電路建模reg reset_reg;