Verilog第三講RTL概念與RTL級(jí)建模(P)

1、二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧481 RTL與綜合2 RTIB設(shè)計(jì)的基本要素和步驟3常用的RT級(jí)建模1 RTL與綜合?寄存器傳輸級(jí)(RTL， Register Transfer Level ) 指不關(guān)注寄存器和組合邏輯的細(xì)節(jié)，通過(guò)描述寄存器 到寄存器之間的邏輯功能描述電路的HD層次? RTL級(jí)是比門(mén)級(jí)更高的抽象層次，使用RTL級(jí)語(yǔ)言描述硬件電路一般比用門(mén)級(jí)描述電路簡(jiǎn)單、高效得多? RTL級(jí)語(yǔ)言最重要的特性就是RTL級(jí)描述是可綜合的 描述?所謂綜合(Synthesize) 是指將HDL語(yǔ)言、原理圖 等設(shè)計(jì)輸入翻譯

2、成由與、或、非門(mén)等基本邏輯單元組 成的門(mén)級(jí)連接，并根據(jù)設(shè)計(jì)目標(biāo)和要求優(yōu)化所生成的 邏輯連接，輸岀門(mén)級(jí)網(wǎng)表文件#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48河海大學(xué)常州

3、第三講RTL概念與RTL級(jí)建模3/4882 RTL級(jí)設(shè)計(jì)的基本要素和步驟?典型RTL設(shè)計(jì)的三個(gè)部分：時(shí)鐘域描述描述設(shè)計(jì)中使用的所有時(shí)鐘、時(shí)鐘之間的主從與派生關(guān)系以 及時(shí)鐘域之間的轉(zhuǎn)換時(shí)序邏輯描述(寄存器描述)根據(jù)時(shí)鐘沿的變換，描述寄存器之間的數(shù)據(jù)傳輸方式組合邏輯描述描述電平敏感信號(hào)的邏輯組合方式和邏輯功能時(shí)序邏輯、組合邏輯的連接關(guān)系和拓?fù)浣Y(jié)構(gòu)決定RTL設(shè)計(jì)性能。#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧

4、48河海大學(xué)常州驅(qū)需講RTL概念與 RTL級(jí)建模 55/4832 RTL級(jí)設(shè)計(jì)的基本要素和步驟?典型RTL設(shè)計(jì)的三個(gè)部分：時(shí)鐘域描述描述設(shè)計(jì)中使用的所有時(shí)鐘、時(shí)鐘之間的主從與派生關(guān)系以 及時(shí)鐘域之間的轉(zhuǎn)換時(shí)序邏輯描述(寄存器描述)根據(jù)時(shí)鐘沿的變換，描述寄存器之間的數(shù)據(jù)傳輸方式組合邏輯描述描述電平敏感信號(hào)的邏輯組合方式和邏輯功能時(shí)序邏輯、組合邏輯的連接關(guān)系和拓?fù)浣Y(jié)構(gòu)決定RTI設(shè)計(jì)性能。河海大學(xué)常州校區(qū)第三講 RTL概念與 RTL級(jí)建模6/ 483常用的RT!級(jí)建模?阻塞賦值、非阻塞賦值和連續(xù)賦值?寄存器電路建模?組合邏輯建模?雙向端口與三態(tài)信號(hào)建模? Mu建模?存儲(chǔ)器建模?簡(jiǎn)單的時(shí)鐘分頻電路?串

5、并轉(zhuǎn)換建模?同步復(fù)位與異步復(fù)位? case語(yǔ)句和if語(yǔ)句建模?可綜合的Verilog語(yǔ)法子集?阻塞賦值、非阻塞賦值和連續(xù)賦值?對(duì)于時(shí)序邏輯，即always模塊的敏感表為沿敏感 信號(hào)(多為時(shí)鐘或復(fù)位的正沿或負(fù)沿)，統(tǒng)一使用非 阻塞賦值“<=”reg 3:0 cnt_out; always (posedge clock) cnt_out <= cnt_out + 1;?對(duì)于always模塊的敏感表為電平敏感信號(hào)的組合邏 輯，統(tǒng)一使用阻塞賦值“=”reg 3:0 cnt_out_plus; always (cnt_out) cnt_out_plus = cnt_out + 1;?對(duì)于as

6、sign關(guān)鍵字描述的組合邏輯(通常稱(chēng)之為連續(xù) 賦值語(yǔ)句)，統(tǒng)一使用“=”，變量被定義為wire型信號(hào)3二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48wire 3:0 cnt_out_plus;#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48assign cnt_out_plus=cnt_out+ 1;#二=：河海大學(xué)常州校區(qū)第三講RT

7、L概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48戲乎更河海大學(xué)常州蘇第三講RTL概念與RTL級(jí)建99/483后兩種情況不采用 “cnt_out<=cnt_out + 1”，是因 為這樣會(huì)產(chǎn)生組合邏輯環(huán)。組合邏輯環(huán)是同步時(shí)序邏 輯設(shè)計(jì)中要盡量避免的設(shè)計(jì)方式，使時(shí)序路徑無(wú)法被.工具分析，不同芯片的延時(shí)不同，會(huì)造成邏輯功能不 穩(wěn)定。有些已經(jīng)完成很久的設(shè)計(jì)，在換了芯片批次 后，邏輯功能不正確，大多數(shù)都是由組合邏輯環(huán)造成 的。最簡(jiǎn)單的例子：如

8、果一個(gè)非門(mén)的輸岀端直接反饋到輸 入端，那這個(gè)非門(mén)的輸出就會(huì)一直處于"01010101."的振蕩狀態(tài)。河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模110/48?寄存器電路建模?只有當(dāng)信號(hào)被定義為reg型，且處理該信號(hào)的always 敏感表為posedge 或negedge 沿敏感時(shí)，該信號(hào)才會(huì)被實(shí)現(xiàn)為寄存器?時(shí)鐘輸入：在每個(gè)時(shí)鐘的正沿或負(fù)沿對(duì)數(shù)據(jù)進(jìn)行處 理.時(shí)鐘的正沿有效還是負(fù)沿有效，是由always敏感表中的posedge 或negedge 決定的reg 3:0 cnt_out; always (posedge clock) cnt_out <= cnt_out +

9、 1;#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48河海大學(xué)常州驅(qū)第三講RTL概念與 RTL級(jí)建模 11/ 48?異步復(fù)位/置位：絕大多數(shù)目標(biāo)器件的寄存器模型都 包含

10、異步復(fù)位/置位端。所謂異步復(fù)位/置位，是指無(wú) 論時(shí)鐘沿是否有效，當(dāng)復(fù)位/置位信號(hào)的有效沿到達(dá) 時(shí)，復(fù)位/置位會(huì)立即發(fā)揮功能。指定異步復(fù)位/置位 時(shí)，只需在always的敏感表中加入復(fù)位/置位信號(hào)的 有效沿即可。reg 3:0 cnt_reg;always (posedge clock or negedge reset) if (! reset)cnt_reg <= 4'b0000;elsebegin河海大學(xué)常州校區(qū)第三講 RTL概念與 RTL級(jí)建模H2/48?同步復(fù)位/置位:任何寄存器都可以實(shí)現(xiàn)同步復(fù)位/置位功能。同步復(fù)位/置位時(shí)always的敏感表中僅有時(shí) 鐘沿信號(hào)，當(dāng)同步復(fù)位

11、/置位信號(hào)發(fā)生變化時(shí)，同步復(fù) 位/置位并不立即發(fā)生，僅當(dāng)時(shí)鐘沿采到同步復(fù)位/置 位的有效電平時(shí)，才會(huì)在時(shí)鐘沿到達(dá)時(shí)刻進(jìn)行復(fù)位/置位操作。reg 3:0 cnt_reg;always (posedge clock)if (! reset) cnt_reg <= 4'b0000;elsebegin4二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48#二=：河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模77/483河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模釧48endend#二/：=河海大學(xué)常州校區(qū)第三講;RTL

12、概念與RTL級(jí)建模13/ 48二*：=河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模114/48?同時(shí)使用時(shí)鐘上升沿和下降沿的問(wèn)題：因?yàn)閿?shù)據(jù)采 樣或調(diào)整數(shù)據(jù)相位等需求。方法一：一個(gè)always的敏感表中同時(shí)使用時(shí) 鐘的posedge 和negedge ，或者在兩個(gè)always 的敏感表中分別使用時(shí)鐘的 posedge和negedge方法二：推薦的做法是：將原時(shí)鐘通過(guò)PLL/DLL倍頻，然后使用倍頻時(shí)鐘的單沿（如上 升沿）進(jìn)行操作。方法一：reg 3:0 cnt_templ , cnt_ temp2;always ( posedge clk_50M or negedge rst) if (!

13、 rst)-cnt_temp1 <= 4'b0000;elsecnt_ temp1 <= cnt_temp2 + 1;always ( negedge clk_50M or negedge rst) if (! rst)cnt temp2 <= 4'b0000;elsecnt_temp2 <= cnt_temp1 + 1;assign cnt1 = (c1k_50M)? cnt_temp2:cnt_temp1;5二/：=河海大學(xué)常州校區(qū)第三講;RTL概念與RTL級(jí)建模13/ 48二*：=河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模114/48#二/

14、：=河海大學(xué)常州校區(qū)第三講;RTL概念與RTL級(jí)建模13/ 48二*：=河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模114/48馬靈河海大學(xué)常州應(yīng)第三講j RTL概念與RWBj 15/ 48方法二：reg 3:0 cnt2;always (posedge clk_100M or negedge rst) if (! rst)cnt2 <= 4'b0000;elsecnt2 <= cnt2 + 1;#二/：=河海大學(xué)常州校區(qū)第三講;RTL概念與RTL級(jí)建模13/ 48二*：=河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模114/48#二/：=河海大學(xué)常州校區(qū)第三講;

15、RTL概念與RTL級(jí)建模13/ 48二*：=河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模114/48第三講RTL概念與 RTL級(jí)建模17/ 48?組合邏輯建模? always模塊的敏感表為電平敏感信號(hào)的組合邏輯 電路應(yīng)用非常廣泛，幾乎任何組合邏輯電路都可 以用這種方式建模always模塊的敏感表為所有判定條件和輸入 信號(hào)在always模塊中推薦使用阻塞賦值，雖然信 號(hào)被定義為reg型，但是最終綜合實(shí)現(xiàn)的結(jié)果并 不是寄存器，而是組合邏輯河海大學(xué)常洲校區(qū)第三講RTL概念與 RTL級(jí)建模H8/48reg cs1 , cs2 , cs3 , cs4; always (CS or addr) if

16、 (CS)cs1 , cs2 , cs3 , cs4 = 4'b1111;elsebegincase (addr7:6)chip1_decode: cs1,cs2 , cs3,cs4= 4'b0111;chip2_decode: cs1,cs2 , cs3,cs4= 4'b1011;chip3_decode: cs1,cs2 , cs3,cs4= 4'b1101;chip4_decode: cs1,cs2 , cs3,cs4= 4'b1110;endcaseend6二/：=河海大學(xué)常州校區(qū)第三講;RTL概念與RTL級(jí)建模13/ 48二*：=河海大學(xué)常州校

17、區(qū)第三講j RTL概念與RTL級(jí)建模114/48#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模19/ 48?assign等語(yǔ)句描述的組合邏輯電路適用于描述那些相對(duì)簡(jiǎn)單的組合邏輯，信號(hào)一般 被定義為wire型，常用的assign結(jié)構(gòu)除了直接賦值 邏輯表達(dá)式外，還可以使用？：語(yǔ)句。wire csl , cs2 , cs3 , cs4;assign csl = (!CS && (addr7:6 = chip1_decode)?0:1;assig

18、n cs2 = (!CS && (addr7:6 = chip2_decode)?0:1;assign cs3 = (!CS && (addr7:6 = chip3_decode)?0:1;assign cs4 = (!CS && (addr7:6 = chip4_decode)?0:1; -?雙向端口與三態(tài)信號(hào)建模?建議僅在頂層定義雙向總線和實(shí)例化的三態(tài)信 號(hào)，禁止在除頂層以外的其他層次賦值高阻態(tài)Z”在頂層將雙向信號(hào)分為輸入信號(hào)和輸出信號(hào)兩種類(lèi)型，然后根據(jù)需要分別傳遞到不同的子模塊中。#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/

19、 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48or cn t_outor sel1 or sel2 or sel3)河海大學(xué)常州第三講RTL概念與RTL級(jí)建模21/48將一個(gè)雙向總線分為輸入和輸岀兩條總線，然后分 別將其引入子模塊。inout 7:0 data_bus;wire 7:0 data_in , data_out;assign data_in = data_bus;assign data_bus = (sel)? d

20、ata_out:8'bZ;河海大學(xué)常州校區(qū)第三講RTL概念與RTL級(jí)建模22/48復(fù)雜情況下，更清晰的描述方法是使用case語(yǔ)句,通過(guò)case語(yǔ)句可以清晰地羅列出每種使能組合情況下 的輸出情況。inout 7:0 data_bus;wire 7:0 data_i n;reg 7:0 data_out;wire 7:0 decode_out;wire 7:0 cn t_out;always (decode_out begi n#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48data_out;deco

21、de_out; cn t_out; 8'b11111111; 8'bZZZZZZZZ;case (sel1 , sel2 , sel3)3'b100: data_out3'b010: data_out3'b001: data_out default: data_out endcaseendassig n data_bus#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j

22、 RTL概念與RTL級(jí)建模 26/48河海大學(xué)常州校區(qū)第三講 RTL概念與 RTL級(jí)建模 23/ 48Mu)建模?簡(jiǎn)單的Mux用？：表達(dá)式建模，信號(hào)被定義為 wire型，使用？：表達(dá)式的判斷條件描述 Mux選擇 端的邏輯關(guān)系。wire mux_out;assign mux_out = (en) ?a : b;河海大學(xué)常洲校區(qū)第三講RTL概念與RT級(jí)建模24/48?復(fù)雜的Mux用case或嵌套的i fels建模，信號(hào)被定 義為reg型，case或i f.else勺每個(gè)條件分支均分別對(duì) 應(yīng)Mux的某路選擇輸岀。reg mux_out;always (en or a or b or c or d)c

23、ase(en)2'b00: mux_out = a;2'b01: mux_out = b;2'b10: mux_out = c;2'b11: mux_out = d;endcase?存儲(chǔ)器建模?方法一（推薦）：通過(guò)器件商的開(kāi)發(fā)平臺(tái)中內(nèi)嵌 的IP生成器?方法二：直接用Verilog語(yǔ)言建模存儲(chǔ)器。二種情 況下使用：PLD本身沒(méi)有塊RAM或分布式RAM等專(zhuān)用存 儲(chǔ)單元（CPLD）用戶非常熟悉綜合器的類(lèi)推算法，并能通過(guò)綜 合器的相關(guān)約束屬性，指定所需使用的底層硬件 RAM資源方法二：Verilog語(yǔ)法中基本的存儲(chǔ)單元定義格式：reg datawidth MemoryN

24、ame addresswidth;在使用存儲(chǔ)單元時(shí)，不能直接引用存儲(chǔ)器某地址的 某比特位值。正確的操作方法是，先將存儲(chǔ)單元賦 值給某個(gè)寄存器，然后再對(duì)該寄存器的某位進(jìn)行相 關(guān)操作。9二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#二河

25、海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48河海大學(xué)常州驅(qū)第三講;RTL概念與 RTL建模27/48例：一個(gè)簡(jiǎn)單的8bit位寬、64位地址RAM的讀寫(xiě)電 路，讀的時(shí)候，先將"RAM8X64"某地址的數(shù)據(jù)讀到 "mem_data"寄存器中，然后即可對(duì)寄存器的任意 bit位進(jìn)行相關(guān)操作。reg 7:0 RAM8x64 0:63;reg 7:0 mem_data;always (posedge elk)if (WR && CS)/writeRAM8x64 a

26、ddr <= data_in 7:0;else if (WR && CS )/readmem_data <= RAM8x64 addr;河海大學(xué)常州校區(qū)/48?簡(jiǎn)單的時(shí)鐘分頻電路?方法一（推薦）：通過(guò)器件商的開(kāi)發(fā)平臺(tái)中內(nèi)嵌的IP生成器，適用于大部分內(nèi)嵌有專(zhuān)用 PLL/DLL模塊的PLD （特別 是FPGA）?方法二：直接用Verilog語(yǔ)言建模存儲(chǔ)器（對(duì)于低速時(shí)鐘的 分頗，使用計(jì)數(shù)器既能滿足時(shí)序要求，也比較節(jié)約器件資 源）分頻：偶數(shù)分頻十分簡(jiǎn)單，只需用高速時(shí)鐘做二個(gè)同 步計(jì)數(shù)器，然后在相應(yīng)的 bit位抽頭即可。奇數(shù)分頻電路 相對(duì)復(fù)雜一些（使用ease結(jié)構(gòu)或簡(jiǎn)單的狀態(tài)

27、機(jī)（FSM）描 述，設(shè)計(jì)難點(diǎn)在于如何通過(guò)組合邏輯調(diào)整分頻時(shí)鐘的占 空比）。移相：移相的基本方法是通過(guò)高速時(shí)鐘調(diào)整相位，或 者誦過(guò)時(shí)鐘反向調(diào)整相位。#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#二河海大學(xué)常州校區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48河海大學(xué)常州校區(qū)第三講 RTL概念與 RTL級(jí)建模29/ 48例：將一個(gè)200kHz時(shí)鐘做2分頻、4分頻、8分 頻，要求分頻后的3個(gè)時(shí)鐘同相，而且與源時(shí)鐘近似 同相。reg 2:

28、 0 ent; always (posedge clk_200K or negedge rst)if (!rst) ent <= 3'b000;else ent <= ent + 1;assign elk_100K = ent0; assign elk_50K = ent1; assign elk_25K =cnt2;MB flKi ' AM'河海大學(xué)常洲校區(qū)第三講RTL概念與 RTL級(jí)建模30/48例：對(duì)源時(shí)鐘做3分頻，要求3分頻時(shí)鐘占空比為50%reg 1 :0 state;reg elkl;always (posedge elk or negedger

29、eset)if (! reset)state<=2'b00;elseease(state)2,b00:state<=2'b01;2'b01:state<=2'b11;2,b11:state<=2'b00;default:state<=2'b00;endeasealways (negedgeelk or negedgereset)if (! reset)elk1<=1 'b0;elseelk1<=state0;assign clk_out = state0 & elk1;10二河海大學(xué)常州校

30、區(qū)第三講RTL概念與 RTL級(jí)建模 25/ 48二/:二*河海大學(xué)常州校區(qū)第三講j RTL概念與RTL級(jí)建模 26/48#reg 7: 0 pal_out;?串并轉(zhuǎn)換建模?小數(shù)據(jù)量：移位寄存器?排列順序有規(guī)定：case語(yǔ)句判斷實(shí)現(xiàn)?復(fù)雜情況：狀態(tài)機(jī)11#9復(fù)位電路是每個(gè)數(shù)字邏輯電路中最重要的組成部分之9工作目的：第一是仿真的時(shí)候使電路進(jìn)入初始狀態(tài)或 者其他預(yù)知狀態(tài)；第二是對(duì)于綜合實(shí)現(xiàn)的真實(shí)電路，通 過(guò)復(fù)位使電路進(jìn)入初始狀態(tài)或者其他預(yù)知狀態(tài)。9常用的復(fù)位信號(hào)為低電平有效信號(hào)，在應(yīng)用時(shí)外部引 腳接上拉電阻，這樣能增加復(fù)位電路的抗干擾性能。9復(fù)位方式大致分為兩類(lèi)：同步復(fù)位和異步復(fù)位。河海大學(xué)常州校區(qū)

31、第三講RTL概念與RTL級(jí)建模14/48?同步復(fù)位電路建模指定同步復(fù)位時(shí)，always的敏感表中僅有時(shí)鐘沿 信號(hào)，僅僅當(dāng)時(shí)鐘沿采到同步復(fù)位的有效電平時(shí)，才 會(huì)在時(shí)鐘沿到達(dá)時(shí)刻進(jìn)行復(fù)位操作。如果目標(biāo)器件或可用庫(kù)中的觸發(fā)器本身包含同步 復(fù)位端口，則在實(shí)現(xiàn)同步復(fù)位電路時(shí)可以直接調(diào)用同 步復(fù)位端。為了提高復(fù)位電路的優(yōu)先級(jí)，一般在電路描述時(shí) 使用帶有優(yōu)先級(jí)的if.else結(jié)構(gòu)，復(fù)位電路在第一個(gè) if下描述，其他電路在else或else.if分支中描述。品rn#河海大學(xué)常州校區(qū)第三講 RTI概念與 RTL級(jí)建模 36/48優(yōu)點(diǎn)：9同步復(fù)位利于基于周期機(jī)制的仿真器進(jìn)行仿真9使用同步復(fù)位可以設(shè)計(jì)100%的同步

32、時(shí)序電路，有利于時(shí) 序分析，其綜合結(jié)果的頻率往往較高9同步復(fù)位僅在時(shí)鐘的有效沿生效，可以有效地避免因復(fù)位電路毛刺造成的亞穩(wěn)態(tài)和錯(cuò)誤缺點(diǎn)：9很多目標(biāo)器件（如FPGA和CPLD）和ASIC庫(kù)的觸發(fā)器本身 并不包含同步復(fù)位端口，使用同步復(fù)位會(huì)增加更多邏輯資源9同步復(fù)位的最大問(wèn)題在于必須保證復(fù)位信號(hào)的有效時(shí)間足 夠長(zhǎng)，這樣才能保證所有觸發(fā)器都能有效地復(fù)位。實(shí)際上， 只有同步復(fù)位大于時(shí)鐘最大周期，加上同步信號(hào)穿過(guò)的組合 邏輯路徑延時(shí)，再加上時(shí)鐘偏斜時(shí)，才能保證同步復(fù)位可 靠、徹底。12咒=河海大學(xué)常州校區(qū)第三講；RTL概念與RTL級(jí)建模 37/ 48?異步復(fù)位電路建模指定異步復(fù)位時(shí)，只需在always的

33、敏感表中加入 復(fù)位信號(hào)的有效沿即可，當(dāng)復(fù)位信號(hào)有效沿到達(dá)時(shí)， 無(wú)論時(shí)鐘沿是否有效，復(fù)位都會(huì)立即發(fā)揮其功能。大多數(shù)目標(biāo)器件時(shí)口 FPGA和CPLD)和ASIC庫(kù) 的觸發(fā)器都包含異步復(fù)位端口，異步復(fù)位會(huì)被直接接 到觸發(fā)器的異步復(fù)位端口13咒=河海大學(xué)常州校區(qū)第三講；RTL概念與RTL級(jí)建模 37/ 48#咒=河海大學(xué)常州校區(qū)第三講；RTL概念與RTL級(jí)建模 37/ 48河海大學(xué)常州驅(qū)第三講j RTL概念與RTL級(jí)建39/ 481優(yōu)點(diǎn)：9由于多數(shù)目標(biāo)器件時(shí)和ASIC庫(kù)的觸發(fā)器都包含異步復(fù)位 端口，異步復(fù)位會(huì)節(jié)約邏輯資源9異步復(fù)位設(shè)計(jì)簡(jiǎn)單9對(duì)于大多數(shù)FPGA，都有專(zhuān)用的全局異步復(fù)位 /置位資源 (GS

34、R， Global Set Reset )，使用GSR資源，異步復(fù)位到達(dá) 所有寄存器的偏斜(skew)最小缺點(diǎn)：9異步復(fù)位的作用和釋放與時(shí)鐘沿沒(méi)有直接關(guān)系，異步復(fù)位 生效時(shí)問(wèn)題并不明顯；但是當(dāng)釋放異步復(fù)位時(shí)，如果異步復(fù)位 信號(hào)釋放時(shí)間和時(shí)鐘的有效沿到達(dá)時(shí)間幾乎一致，則容易造 成觸發(fā)器輸出為亞穩(wěn)態(tài)，形成邏輯錯(cuò)誤9如果異步復(fù)位邏輯樹(shù)的組合邏輯產(chǎn)生了毛刺，則毛刺的有 效沿會(huì)使觸發(fā)器誤復(fù)位，造成邏輯錯(cuò)誤河海大學(xué)常州校區(qū)第三転RTL概念與 RTL級(jí)建40/48推芥時(shí)復(fù)位電路設(shè)計(jì)方扎睢薦旳衣住低路諫井才托JL異步夏住同吵粹 就“這軒方式，可直有故地蛙承異步真住啟計(jì)簡(jiǎn)單的 優(yōu)弊.異克血并步扛位的上邇鳳睫與獲略.4FPCA 敦CPLD尋町堀柱邏輯器件進(jìn)計(jì)中，便厠并少夏惶.耐 步棒煮可以節(jié)妁蘇幷許潯、并獲番穗定詠畫(huà)的岌住枚 總 I#咒=河海大學(xué)常州校區(qū)第三講；RTL概念與RTL級(jí)建模 37/ 48#咒=河海大學(xué)常州校區(qū)第三講；RTL概念與RTL級(jí)建模 37/ 48end河海大學(xué)常州校區(qū)第三講 RTL概念與 RTL級(jí)建模41/ 48例：異步復(fù)位、同步釋放電路建模reg reset_reg;