CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應用

1、cpld在高速數(shù)據(jù)采集系統(tǒng)中的應用是復雜的pld，專指那些集成規(guī)模大于1000門以上的可編程規(guī)律器件。它由與陣列、或陣列、輸入緩沖、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅(qū)動、內(nèi)含rom或flash(部分支持在系統(tǒng)編程)、可加密、低、低功耗以及支持混合編程技術等突出特點。而且cpld的規(guī)律單元功能強大，普通的規(guī)律在單元內(nèi)均可實現(xiàn)，因而其互連關系容易，電路的延時就是單元本身和集總的延時(通常在數(shù)納秒至十數(shù)納秒)，并且可以預測。所以cpld比較適合于規(guī)律復雜、輸入變量多但對觸發(fā)器的需求量相對較少的規(guī)律型系統(tǒng)。max7000系列產(chǎn)品與高速數(shù)據(jù)采集系統(tǒng)的要求相符，非常適合

2、于高速設計。由max7000系列cpld設計的高速數(shù)據(jù)采集系統(tǒng)已經(jīng)應用在電力系統(tǒng)某精確故障定位系統(tǒng)中。1 高速數(shù)據(jù)采集系統(tǒng)的硬件結構對于普通的高速數(shù)據(jù)采集系統(tǒng)而言，除了采納高速的a/d轉換器、高速存儲器等高速器件之外，還要解決如何高速尋址、如何控制總線規(guī)律、如何舉行高速存儲以及如何便利地與pc機交換數(shù)據(jù)等問題。這些問題都是設計一個高速數(shù)據(jù)采集系統(tǒng)所要共同面向的問題。兼顧這些個性問題，筆者設計了一套以精確故障定位為目的的高速數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)的硬件框圖1所示。在沒有故障發(fā)生的時候，輸入的模擬量通過高速ad芯片ad9225(其轉換速率可達到25msps，辨別率為12位)轉換成數(shù)字量，然后通過cp

3、ld構成的數(shù)據(jù)總線控制器，以高4位和低8位的形式分離存儲在兩片橫向并聯(lián)的緩沖ram 628512(存儲時光為70ns)中。存儲地址由cpld構成的地址發(fā)生器產(chǎn)生，地址發(fā)生器產(chǎn)生的地址范圍可由存儲器的容量打算。地址產(chǎn)生器循環(huán)計數(shù)，數(shù)據(jù)循環(huán)存儲。此間的運行徹低不需要cpu控制，系統(tǒng)硬件可自動完成高速數(shù)據(jù)采集，使硬件的高速性能得到充分運用。cpu2采納ad公司的aduc812，它本身就是全集成的高性能12位數(shù)據(jù)采集系統(tǒng)，內(nèi)部集成了1個12位的。當其檢測到輸入的模擬量發(fā)生了突變時，再經(jīng)過預定的持續(xù)采集時光后，給出觸發(fā)信號到數(shù)據(jù)總線控制器和地址總線控制器，由cpu2取得數(shù)據(jù)總線和地址總線控制權，然后通過

4、雙口ram2以及cpld構成的isa總線接口，將緩沖ram 628512中的數(shù)據(jù)傳入pc機。再聯(lián)合由、cpu1和雙口ram1構成的精確授時系統(tǒng)，就可用于精確故障定位或故障錄波了。2 max7000系列cpld及其開發(fā)平臺介紹因為高速數(shù)據(jù)采集系統(tǒng)的特別要求，在眾多的cpld器件中，挑選了ara公司的max系列器件。max系列的高性能和高密度是基于它先進的max(multiple array matrix-多重陣列矩陣)架構，因此為高速應用提供了十分高的性價比。max7000系列還提供了業(yè)界速度最快的可編程規(guī)律解決計劃。它基于 eeprom工藝，傳揚延遲最小為3.5ns，可以實現(xiàn)速度高于200mh

5、z的計數(shù)器，并且為高密度的器件提供了十分寬的挑選余地，非常適合高速設計時應用。該公司的max+plusii軟件是一款易于用法的開發(fā)工具，其界面友好，集成化程度高，兼容工業(yè)標準，支持flexmaxacex 1k等系列產(chǎn)品。并且為高校提供了同學版軟件，在功能上與商業(yè)版類似，僅在可用法的芯片上受限制。因為max7000系列的這些優(yōu)點，以下的設計都基于max7000系列產(chǎn)品。3 cpld在高速尋址中的應用普通的數(shù)據(jù)采集均需由cpu將a/d轉換的結果讀入，然后再轉存到片外的存儲器中，這樣起碼需要4個機器周期。假如根據(jù)普通一個機器周期為1s，那么最高采樣率只能達到250khz，絕難滿足高速采樣的需要。在本

6、系統(tǒng)中，挺直將采樣數(shù)據(jù)存到高速緩沖ram中，而存儲器尋址則采納altera公司的epm7032lc44-6構成的地址發(fā)生器來完成。寫信號可采納a/d轉換的時鐘信號，但需經(jīng)過一系列分頻及規(guī)律組合，也可另由電路產(chǎn)生或放在地址發(fā)生器中。epm7032lc44-6構成地址發(fā)生器的基本原理是采納5片級聯(lián)的74161組成20位的同步計數(shù)器，第20位接在高速緩沖ram的片選線上，用來切換緩沖存儲器組。用cpu2的p1.7控制計數(shù)允許端，異步清零，則20位地址線輸出保持同步。其詳細的實現(xiàn)可以采納圖形編輯輸入或者文本編輯輸入的辦法。下面給出其語言程序。library ieee;use ieee.std_logi

7、c_1164.all;use ieee.std_logic_unsigned.all;entity untitle4 isport(ci : in std_logic;clk : in std_logic;nreset: in std_logic;addbus; buffer std_logic_vector(19 downto 0); ?end untitle4;architecture behave of untitle4 isbeginprocess(clk,nreset)beginif(nreset='0' thenaddbus4 cpld構成數(shù)據(jù)總線控制器在這個高速數(shù)

8、據(jù)采集系統(tǒng)中，為了提高數(shù)據(jù)傳輸和尋址的速度，在正常采樣期間，其數(shù)據(jù)總線和地址總線并不需要cpu控制，數(shù)據(jù)存儲是由系統(tǒng)硬件自動完成的。但當cpu2監(jiān)測到輸入模擬量的突變時，再經(jīng)過預定的一段持續(xù)采樣時光后，就會發(fā)出控制信息給地址發(fā)生器和數(shù)據(jù)總線控制器，停止繼續(xù)存儲采樣數(shù)據(jù)和自動產(chǎn)生地址，而由cpu2取得總線的控制權，對處在高速緩沖ram中的故障前后數(shù)據(jù)舉行操作。為避開總線矛盾，就需要一塊數(shù)據(jù)總線的控制器處理好系統(tǒng)總線和局部總線的關系。epm7064可以很好地解決這個問題。在epm7064的內(nèi)部，用三態(tài)門將cpu2的讀寫控制線、8根數(shù)據(jù)總線以及ad9225的12根數(shù)據(jù)線及一根溢出線與控制高速緩沖ra

9、m的讀寫控制線和數(shù)據(jù)線隔離開來，由cpu2的p1.7作為cpu2或高速a/d控制總線的控制信號線，這樣就能便利地實現(xiàn)緩沖ram數(shù)據(jù)線拜訪控制權的切換?？紤]篇幅，不再具體給出實現(xiàn)程序。地址總線控制規(guī)律實現(xiàn)辦法類似，不再介紹。5 cpld構成的isa總線接口在pc系列機中，i/o空間是自立的，共有1kb(地址編號為000h3ffh)。因為i/o接口一部分分布在主機母板上，另一部分分布在擴展槽上，所以i/o的1024個口地址也分成兩個部分，其中前512個由母板上的接口控制器用法，后512個供擴展槽內(nèi)的接口控制卡用法。而且因為后512個地址中的一部分已經(jīng)被配置成系統(tǒng)資源的接口，所以真正能被用戶設計開發(fā)

10、的i/o端口為數(shù)不多，而且不延續(xù)。這樣就不能采納常規(guī)的用pc機提供的地址總線來尋址雙口ram的辦法，由于這種辦法只能尋址其中為數(shù)不多而且不延續(xù)的一些單元。所以這是一個難點。為此，采納用pc機的數(shù)據(jù)線來尋址雙口ram的方式，只需占用三個i/o端口，就能尋址囫圇4k的ram區(qū)。isa總線接口電路規(guī)律框圖3所示。采納了isa插槽中的8位數(shù)據(jù)線、10位地址線、讀寫控制線iow和ior以及電源線，并假設用法390h、391h、392h三個端口。當pc機要拜訪某一地址單元時，首先通過390h端口將低8位地址送到數(shù)據(jù)總線上。此時由pc-ab送出的390h信號和iow信號經(jīng)解碼電路輸出一個鎖存脈沖到鎖存器(l

11、),將此低8位地址鎖存；然后通過391h端口將高4位地址送到數(shù)據(jù)總線上，此時由pc-ab送出的391h信號和iow信號經(jīng)解碼電路輸出一個鎖存脈沖到鎖存器(h),將此高4位地址鎖存；最后通過392h端口舉行讀寫，只要pc-ab上浮現(xiàn)392h信號，解碼電路就輸出一個低電平到雙口ram的/cs,再按照相應的讀寫控制信號就能舉行讀寫操作。用altera公司的epm7064slc84-5實現(xiàn)這一接口的vhdl文件如下：port(pcdb: inout std_logic_vector(7 downto 0);pcab: in std_logic_vector(9 downto 0);pcrd: in s

12、td_logic;pcwr; in std_logic;ramdb:inout std_logic_vector(7 downto 0);ramabl:out std_logic_vector(7 downto 0);ramabh:out std_logic_vector(3 downto 0);ramcs:out std_logic;ramwr:out std_logic;ramrd:out std_logic?end isal;architecture behave of isal isbeginramdb'z');pcdb'z');ramabl'z');ramabh'z&#