LVPECL詳細(xì)講解

1、LVPECL詳細(xì)講解LVPEClW Low Voltage Positive Emitter-Couple Logic ,也就是 低壓正發(fā)射極耦合邏 輯，使用 3.3V 或 2.5V 電源，LVPECL由 PECLL寅變而來的,PECUP Positive Emitter-Couple Logic ,也就是 正發(fā)射極耦合邏輯 的意思，使用5.0V電源，而PECL是由ECL演變而來的, ECL即Emitter-Couple Logic ,也就是發(fā)射極耦合邏輯，ECL有兩個供電電壓 VCC VEE 當(dāng)VEE接地時，VC或正電壓時，這時的邏輯稱為 PECL當(dāng)當(dāng)VCCg地時，VEE接負(fù)電壓時, 這時的

2、邏輯成為 NEC., VEE一般接-5.2V電源；一般狹義的 ECL就是指NECLECL分類:PECLVcc - 5 0V, Vef - 0 OVLVPECLVcc-3.3V, Vee-0,0VQ 5VPECL=府=0 W25VNECLVcc = 0 DV, Vff 二 2 5VLVNECIVcc = 0 DV, Yff = -3 3VNECLVCC = 0.0V, VEE -5 GVECL/PECL/LVPEC型輯的優(yōu)點(diǎn)：1 .輸出阻抗低（68ohm）,輸出阻抗高（可以看作無窮大），所以驅(qū)動能力特別強(qiáng)，它可以驅(qū)動50130ohm特征阻抗的傳輸線而交流特性并沒有明顯的改變。由于驅(qū)動能力強(qiáng)，所以

3、支持更遠(yuǎn)距離的傳輸，所以背板走線或長線纜傳輸基本上都使用ECL邏輯。2 . ECL器件對電壓和溫度的變化不如TTL和CMO器件敏感，ECL時鐘驅(qū)動器產(chǎn)生的各路時鐘的并發(fā)性更好，skew更小。3 .相對于同為差分信號的 LVDS ECL支持的速率更高，受工藝的限制， LVDS的邏輯很少有 高于1.5GHz的應(yīng)用，而ECL可以應(yīng)用高于 10GHz的場合，可以說，高于5GHz的場合，基本 上是ECL和CMLI勺天下。在所有的數(shù)字電路中， ECL的工作速度最高，其延時小于 1ns,在 中小規(guī)模集成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用。4 .對傳輸線阻抗的適應(yīng)范圍更寬。 LVDS屬于電流型驅(qū)動，其終端

4、的 100ohm匹配電阻兼有 產(chǎn)生電壓的功能。因此，為了不改變信號白擺幅，終端電阻的阻值必須取100ohm,為了保證較好的信號完整性，LVDS的傳輸線阻抗也必須精確控制在 50ohm,否則容易產(chǎn)生反射等SI問題。ECL/PECL/LVPEC型輯的缺點(diǎn):跟它的優(yōu)點(diǎn)一樣，ECL的缺點(diǎn)也很明顯，那就是功耗大，噪聲容限小，抗干擾能力弱。ECL電路的邏輯擺幅只有 0.8V,直流噪聲容限只有 200mV可以說，ECL的高速性能是用高 功耗、低噪聲容限為代價換來的。PECL的標(biāo)準(zhǔn)輸出負(fù)載是 50ohm至VCC-2V的電平上，在這種負(fù)載條件下，OUT+f OUT-的靜態(tài)電平典型值為 VCC-1.3V, OUT后OUT-的輸出電流為14mAPECL的輸出電路結(jié)構(gòu)：PECL的輸入是一個具有高輸入阻抗的差分對，該差分對的共模電壓需要偏置到VCC-1.3V,這樣允許的輸入信號電平動態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路，使用時直接連接即可，有的芯片沒有加，使用時需要在芯片外部加直流偏置。PECL的輸入電路結(jié)構(gòu)：PECL的邏輯電平指標(biāo):參數(shù)條件最小值典型值最大值單位輸出高電平Ta-OC85PVcc-1.025Vcc-O. 88VTa=-WCVcc-1. 085Vcc-O. 88V輸出低電平Ta=or'8510Vcc-1. 81Vcc-1.